Para iniciar nuestra simulacin creamos un nuevo espacio de trabajo haciendo click en Create New Workspace.

Insertamos el nombre de nuestro espacio de trabajo .

Seleccionamos Create an Empty Design with Design Flow.

En esta ventana accederemos a configurar algunas opciones necesarias, para ello entramos a Flow Settings.

Una vez en esta ventana accedemos a configurar nuestro HDL Synthesis dando click en Select.

Aqu seleccionaremos el paquete Xilinx ISE/WebPack 9.1 XST VHDL/Verilog el cual nos ayudara en la creacin de nuestra sntesis.

Regresamos a nuestra ventana de Flow Settings, ahora configuraremos la implementacin, para ello nos desplazamos al apartado Select.

De nuevo seleccionaremos en el apartado Xilinx ISE/WebPack 9.1

Una vez configuradas las opciones anteriores, procederemos a marcar la familia de FPGA que utilizaremos, en este caso utilizaremos una Xilinx SPARTAN3E.

Aqu nos aseguraremos de que nuestro lenguaje HDL sea el correcto, si no lo es seleccionaremos VHDL.