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G. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------SUBSISTEMAS COMBINACIONALES Se denominan subsistemas combinacionales a una serie de funciones lgicas complejas, implementadas como unidades, ya sea ubicada en un solo circuito integrado, o formando parte de sistemas lgicos mas complejos, como lo es un sistemasncrono programable, denominado comnmente computadora. Los chips que integran una computadora, (unidad central de proceso, memorias, interfases, etc.) y en especial el microprocesador (UCP), podemos decir que en trminos grales, se disean en base a la agrupacin de subsistemas, con funciones lgicas determinadas, que trabajan sincrnicamente, al ritmo de un reloj (oscilador). A su vez estos subsistemas, estn formados por funciones lgicas bsicas como lo son la OR, Y, y la NOT Los subsistemas que vamos a estudiar en primer trmino, son del tipo combinacional, significando esto, que existe una relacin biunvoca entre las variables lgicas de salida y las de entrada. Clasificacin Gral. de los subsistemas lgicos combinacionales Se clasifican en circuitos aritmticos y circuitos de comunicaciones. a)-Circuitos aritmticos: Realizan operaciones aritmticas y lgicas con los datos binarios que procesan. Tenemos los sumadores, restadores, comparadores, complemento real, cero/uno. b)-Circuitos de comunicaciones: Se utilizan para modificar la estructura de la informacin y transmitirla por una lnea de comunicacin. Tenemos los codificadores, decodificadores, convertidores de cdigo, multiplexores, demultiplexores, generadores de paridad, detectores de paridad. Los subsistemas desarrollados como un solo circuito integrado, pertenecen a la escala de integracin MSI. CIRCUITOS SUMADORES Y RESTADORES BINARIOS Antes de analizar los circuitos que me permiten realizar las operaciones de suma y resta en forma binaria, primero vamos a ver los principios bsicos del aritmtica digital binaria. Para ello partimos de la representacin de los nmeros decimales en el sistema binario natural: binario | decimal natural | 0 0 0 0 0 0 1 1 0 1 0 2 0 1 1 3 1 0 0 4 1 0 1 5 1 1 0 6 1 1 1 7 La cantidad mxima de combinaciones posibles de 0 y 1 se determina con la expresin: 2n, siendo n la cantidad de bit que se representara al nmero binario. Por ejemplo, si ___________________________________________________________________ Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli 1

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------n=3 resulta 23 = 8 combinaciones posibles. Esto significa que si queremos representar los nmeros decimales desde el cero al nueve, el numero binario natural debe tener por lo menos 4 bits. Con un nmero binario natural de 8 bits podemos representar los nmeros decimales desde el 0, hasta el 255. El peso de los bits segn su posicin en el nmero binario natural, es la siguiente: 128 64 32 16 8 4 2 1 128+64+32+16+8+4+2+1 = 255 (decimal) 1 1 1 1 1 1 1 1 (binario natural) Suma decimal: 376 +461 837 La operacin de suma decimal, requiere operar primero con el digito menos significativo: 6+1=7; luego los que estn en la 2 columna: 7+6=13 , debajo se coloca el 3 y el 1 se denomina acarreo y hay que sumarlo en la 3 columna : 3+4+1=8 Suma binaria: Es similar a la suma decimal; sin embargo solo se pueden dar cuatro condiciones: 0+0=0 1+0=1 1+1=10 =0 mas el acarreo 1 que tengo que sumarlo a la columna siguiente 1+1+1=11=1 mas el acarreo 1 que tengo que sumarlo a la columna siguiente Ejemplos de suma con nmeros binarios de un solo bits: 1 0 1 0 1 1 +0 +0 +1 +1 +1 0 1 1 10 11 011 (3) +110 (6) 1001(9) Resta binaria Es similar a la resta decimal; los nmeros se restan encolumnados. Cuando el numero del minuendo es menor al numero del sustraendo, en una determinada columna entonces se pide un 1 a la siguiente columna. 0-0 = 0 1-0 = 1 1-1 = 0 0-1 = 1 para este caso se pide un 1 a la siguiente o sea 10 -1=1 1001 (9) +1111 (15) 11000 (24) 11,011 (3,375) +10,110 (2,750) 110,001 (6,125)

0110 (6) --0011 (3) 0011 (3)

1010 (10) --0111 (7) 0011 (03) 2

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UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Multiplicacin manual de nmeros binarios Se realiza en forma similar al multiplicacin decimal, teniendo en cuenta las siguientes operaciones bsicas: 0x0 = 0 0x1 = 0 1x0 =0 1x1 =1 11011 x 101 11011 11011 10000111 (27) x (5)

(132)

La operacin de divisin manual tambin es similar a la de los nmeros decimales. En las operaciones electrnicas, las operaciones de resta, multiplicacin y divisin siempre, por razones practicas, se realizan sumando los nmeros binarios. Para interpretar esta afirmacin debemos primero desarrollar lo que se llama el complemento a la base o al modulo de un numero Complemento a la base o al modulo de un numero Se llama complemento de un nmero, a la diferencia entre la base y el nmero. Ejemplo: El complemento de 2 en base 10 es 8 3 9 es 6 1 2 es 1 1 1 es 0 El uso de los complementos se utiliza para expresar nmeros negativos y realizar las operaciones de resta, mediante operaciones de suma. Tomemos el siguiente ejemplo: Consideremos un cuentavueltas circular que puede girar hacia delante o hacia atrs, impreso con nmeros enteros del 000 al 999. Si estos nmeros se desarrollan en lnea recta, tendremos:

-4

-3

-2

-1

996 997 998 999 000 001 002 003 004 005 006 En este caso el 3 se representa con 003 y el 3 con el 997 Entonces decimos que el 997 es el complemento de 3 a la base de 1000. De esta manera una forma de representar a un nmero negativo, es tomar el complemento a la base de su magnitud. Con esto logramos convertir una resta de nmeros en una suma ___________________________________________________________________ Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli 3

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Ejemplo: 4 3 = 1 Vamos a realizar esta operacin por medio de una suma del complemento a la base de la magnitud del numero negativo que en este caso es el 3 4 + (complemento de 3 a la base 10) = 4 + 7 = 1 1 resultado de la resta: 1 Si no tengo en cuenta el nmero que representa las decenas o sea el 1, entonces el resultado por este mtodo coincide con el resultado de la resta tradicional Ejemplo: 256168 = 88 (mtodo con nmeros negativos) Resolveremos ahora este ejemplo, con la suma del complemento a la base de la magnitud del nmero negativo; el resultado de esta operacin de suma, ser el resultado de la resta, si desprecio el numero de mayor ponderacin. 256 + (1000168) = 256 + 832 = 1 088; resultado de la resta: 088 = 88 Como vemos reemplazamos el nmero negativo por el complemento a la base 1000 de su valor numrico 3 o sea el nmero 832. Resumiendo: una operacin de resta, se puede convertir en una operacin de suma, haciendo lasuma del minuendo mas (+) el complemento del sustraendo; al resultado se le desprecia el primer termino de la izquierda (numero con mayor valor ponderado). Para el caso de los nmeros binarios naturales, el complemento de un numero binario, se obtiene invirtiendo los unos por los cero y viceversa. Esta operacin se le denomina complemento a 1. Luego de obtenido, se le suma un 1, para obtener el complemento a 2. Este ltimo valor, es el que se va a utilizar para realizar la operacin de resta, por el mtodo de la suma de complemento. Ejemplo: Obtener el complemento a 1 y luego el complemento a 2 del siguiente numero binario: 0111 : numero binario 1000 : complemento a 1 del numero binario. 1000 +0001= 1001: complemento a 2 del nmero binario. Ejemplo: Resta de dos nmeros binarios naturales, sumando al minuendo el complemento del sustraendo (complemento a 2). A= 1100 (12) B= 0111 ( 7) AB = 1100 + (1000 +0001) = 1100 + 1001 = 10101; resultado: 0101 (5) Esta operacin se cumple para A B. La unidad aritmtica y lgica de un microprocesador realiza las operaciones de suma y resta, de la manera que la hemos desarrollado.

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UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Suma de nmeros binarios con bit de signo , correspondientes a enteros positivos y negativos 1) Representacin y suma de enteros positivos Como ejemplo, tomaremos para representar como nmeros binarios, un formato de 8 bits. Los microprocesadores, pueden tomar formatos con cantidad de bits variable. El microprocesador 486 puede trabajar con formatos de 8, 16, y 32 bits, para operaciones no signadas y 8, 16, 32 y 64 bits, para operaciones con nmeros con bit de signo. En esta representacin, el bit de extrema izquierda, nos indica el signo (+ -). Si es un numero entero positivo, corresponder el bit 0. Los restantes bits, corresponden con la equivalencia de los nmeros naturales decimales con los de los nmeros binarios naturales. Ejemplo: + 76D 1001100B 01001100 Nmero nmero nmero binario Entero binario con bit de signo Positivo natural (el cero de la izquierda indica el signo+) Ejemplo: 76D 1001100B +16D 10000B 92D 1011100B 01001100 + 00010000 01011100

Si en la operacin de suma, el resultado excede el valor mayor que se puede representar con el formato dado (en nuestro caso con 8 bits es 255), la unidad aritmtica y lgica de un microprocesador, tiene circuitos lgicos, denominados indicadores de estado, que detectan esta situacin, denominada desborde (overflow). El programa de una computadora, que esta trabajando con esta unidad, atiende la indicacin de de desborde y mediante una bifurcacin (salto condicional) al programa principal (subprograma), atiende la situacin planteada. 2) Representacin de un numero entero negativo en el sistema con bit de signo La operacin para transformarlo, es la siguiente: -16D - (10000)B - (00010000)B Nmero nmero nmero binario Entero binario en formato de 8 bits Negativo natural 11110000 Representacin binaria Con bits de signo ___________________________________________________________________ Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli 5 ( 1110111 +1) complemento a la base del nmero binario

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------(El uno de la izquierda indica el signo -) Luego con el nmero negativo transformado, si necesitamos restarlo a uno positivo (resta de nmeros enteros), hacemos simplemente una suma. Ejemplo: 76D + (-16)D 60 D 11110000 100111100 ( ) 01001100 (formato de 8 bits)

En el resultado de esta suma, aparece un noveno bit que no lo tenemos en cuenta. El octavo bit (0), que aparece en negrita, es un cero, lo que me indica que el resultado de la operacin es positivo y cuyo numero equivalente en decimal, corresponden al numero binario natural de los ltimos 7 bits de la derecha. Ejemplo: Suma de dos nmeros enteros (uno positivo y el otro negativo), siendo el minuendo menor que el sustraendo 76D 01001100 (bits de sino n positivo) + (-79)D -(01001111) (01001111 +1) 10110001 (bits de signo n negativo) -03D 11111101 El resultado de la operacin, tiene un 1 en el octavo bits (en negritas), por lo tanto esto nos esta indicando que el numero es negativo. Para poder hallar el equivalente en binario natural, hacemos su complemento a uno y Luego le sumamos 1 (complemento a dos) Resultado (-3)D 11111101 Complemento 00000010 + 00000001 Sumamos 1 00000011 representacin binaria natural del numero decimal 3 Un circuito de la unidad aritmtica y lgica, abreviadamente UAL, es el que se encarga de detectar el signo del resultado de la conversin y si resulta negativo (detecta un 1 en el octavo bits) se realiza la conversin al complemento a 2; por otra parte el programa en ejecucin se encarga de indicar el signo + -. La UAL de un computador, solo opera aritmticamente con nmeros binarios naturales. Los nmeros con cdigo con bit de signo, al igual a los nmeros con cdigo BCD, son sumados como naturales, siendo los nmeros negativos interpretados de otra forma. Son los programas de computacin los que se encargan de interpretar los resultados de una u de otra forma. Ejemplo: 11010101 + 11111000 = 111001101 (-43) + (-8) = -51 (representacin con bit de signo) 213 + 248 = 461 (suma de nmeros binarios naturales) ___________________________________________________________________ Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli 6

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Un programa desarrollado para enteros, considerara el resultado como 11001101 y en el caso de tener que convertir este numero en decimal (para mostrarlo en pantalla o imprimirlo), al detectar que el numero empieza con el bit 1, generara el cdigo ASCII del signo menos; luego calculara la magnitud binaria natural del mismo, hallando el complemento al modulo (complemento a 2) y determinara que numero decimal es ,para luego generar el cdigo ASCII correspondiente a ese numero (-51). Si el programa hubiera sido para decimales, el resultado 111001101 lo interpretara como nmeros binarios naturales o sea 461 y lo codificara en ASCII para su correspondiente presentacin en pantalla o impresin. Las instrucciones para sumar y restar nmeros naturales o nmeros enteros, son las mismas. En el caso de definirse datos con nmeros reales (enteros + fraccionarios), existen instrucciones para operar en punto flotante. En este ultimo caso, interviene el coprocesador matemtico del computador. Nmeros binarios fraccionarios En el sistema decimal (base 10), un numero fraccionario, es menor a la unidad y se puede expresar como un cociente o mediante una coma: = 0,25. Para este caso particular el nmero que sigue a la coma, hacia la izquierda, representa la cantidad de decimos de la unidad. El siguiente numero, representa la cantidad de centsimos de la unidad y as sucesivamente. Para el caso del ejemplo tenemos: 0,25 = 2. 1/10 + 5.1/100 = 2. 10-1 + 5.10-2 Si tomamos ahora como ejemplo: 40/3 = 13,33. En este caso los nmeros a la derecha de la coma, representan las cantidad de unidades, donde el primer numero a la derecha de la coma, representa la cantidad de unidades y el siguiente, la cantidad de decenas. Los que estn a la izquierda de la coma, las fracciones de la unidad. Cualquier nmero, con parte fraccionara, puede ser representado por una serie de potencia en base 10 con exponente positivo para los enteros y exponente negativo para los fraccionarios 40/3 = 13,33 = 1.10+1 + 3.100 + 3.10-1 + 3.10-2 = 10 + 3 + 0,3 + 0,03 = 13,33 En el sistema binario natural, con base 2 o en otra, tambin podemos representar con una simbologa semejante, un nmero que sea menor a la unidad, o que presente una parte entera y otra que es una fraccin de la unidad. Si tenemos un nmero fraccionario binario y queremos determinar la correspondiente fraccin de los nmeros decimales, entonces debemos desarrollar la fraccin binaria como una serie de potencias negativas en base 2. Veamos un ejemplo: 0,1101 = 1. 2-1 + 1.2-2 + 0.2-3 + 1.2-4 = 1/2 + 1/4 + 0.1/8 + 1/16 =0,5 + 0,25 + 0 + 0,0625 0,1101 0,8125 El proceso inverso, o sea tenemos el nmero fraccionario en el sistema decimal, debemos obtener la correspondiente fraccin en el sistema binario natural, lo realizamos de la siguiente forma: 0,8125 x 2 = 1,625 0,625 x 2 = 1,25 ___________________________________________________________________ Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli 7

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------0,25 x 2 = 0,5 0,5 x2= 1 0,8125 0,1101 Rango y resolucin en el sistema binario con nmeros reales En este sistema, cuando debemos operar con nmeros binarios que representen parte entera y fraccionaria, en un determinado formato, la coma, se deber ubicar fija, segn la conveniencia del calculo a realizar. Si en particular, la ubicamos en el extremo derecho de los bits del formato (8, 16,32, etc.), entonces se trata de un numero entero, sin parte fraccionaria. Por ejemplo si tratamos con un formato de 8 bits, estos enteros tendrn un rango de representacin que va desde 0 a 255, con una resolucin de una unidad entre una combinacin y la siguiente. Si ahora ubicamos la coma a la izquierda del bits mas significativo, todos los nmeros de dicho formato sern fracciones, con una resolucin de 2-8 = 1/ 256, pero el rango estar solo entre 0 y 1. Esto quiere decir que para un formato fijo, el aumentar el rango se pierde en resolucin y viceversa. Una representacin que permite amplio rango y alta resolucin es la denominada representacin en punto flotante. La potenciacin en cualquier base Cualquiera sea la base que consideremos , si tenemos p factores iguales de un numero n, se podr escribir n x n x n x .. n x n = np; segn sea la base, variara la representacin de n y p. Ejemplo: (1100 x 1100 x 1100)B = 110011B = 123D = C3H 10100B = 24D = (2 x 2 x2 x2)D = 16D = 10H = 24 (10 x10 x10 x 10)B = 10000B = 10100B 1000D = 103D = 101011B = (1010 x 1010 x 1010)B = 1111101000B 103D = A3H = (A x A x A)H = 3E8H 103H = (10 x 10 x 10)H = 1000H = 163D = 4096D 103H = 1000011B = (10000 x 10000 x 10000)B = 1000000000000B Cualquiera sea la base que estamos trabajando, la unidad seguida de p ceros, puede ser expresada como la base a la potencia p, donde la base se puede simbolizar con 10, en cualquier sistema numrico Ejemplo: 100000B = (10 x 10 x 10 x 10 x 10)B = 10101B Siendo 10B = 2D ___________________________________________________________________ Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli 8

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------100H = (10 x 10)H = 102H Siendo 10H = 16D Representacin en punto flotante de nmeros reales De la misma forma como se defini la representacin de nmeros enteros positivos y negativos, con el bit de signo, situado en el extremo izquierdo y utilizando el complemento a 2, la representacin en punto flotante (o coma flotante) me permite representar en forma binaria los nmeros reales (positivos, negativos, enteros y fraccionarios). Esta representacin, permite realizar operaciones (en los sistemas de cmputo binario) con magnitudes y resultados, dentro de un amplio rango de valores y con alta resolucin. Tiene aplicaciones desde las comerciales, tcnicas y cientficas. Adems como es obvio, puede trabajar con enteros. Se trata de una representacin de tipo exponencial, semejante a la notacin cientfica decimal: N = m x 10p En esta representacin, se hace que cualquier numero binario quede representado en la forma 1B m < 10B , donde m" es de la forma m= 1,f , siendo f la parte fraccionaria de m. Ejemplo: 5D = 101B = (1,01 x 100)B = (1,01 x 1010)B 20D = 10100B = (1,01 x 10000)B = (1,01 x 10100)B (-4101,25)D = (-1000000000101,01)B = (-1,00000000010101 x 1000000000000)B = (-1,00000000010101 x 101100)B Como se puede ver, en el ultimo ejemplo, hemos corrido la coma 12 lugares 12D=1100B, que es el valor que tiene el exponente. Su denominacin, se debe a que la posicin de la coma (o punto) se desplaza tantos lugares segn se exprese m", quedando este corrimiento expresado en el exponente p. Los circuitos electrnicos que operan en punto flotante (el coprocesador matemtico de las computadoras), determinan en forma automtica el lugar donde va la coma, en cada resultado, desentendindose de ello, el programador. Cuando un computador no posee coprocesador matemtico, cuando debe operar con nmeros reales, debe recurrir a la unidad aritmtica y lgica (UAL) y a un programa especfico que tenga en cuenta donde debe ubicarse la coma o punto. Este procedimiento da lugar a una muy baja velocidad de procesamiento de datos. Creacin del formato para la representacin estndar en punto flotante del IEE a) La representacin es de la forma N = m x 10p = 1,f x 10p ___________________________________________________________________ Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli 9

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------b) En simple presicin, cualquier nmero requiere 32 bits 4 bytes c) Solo se representa la parte fraccionaria f de la mantisa m", utilizando los ltimos 23 bits, sobreentendindose que la parte entera es siempre 1 y que existe una coma antes de f (el coprocesador, cuando debe operar con este formato, lo incorpora). d) El signo de la mantisa ser un bit de signo (s) que vale cero si es positivo y uno si es negativo. Dicho bit se encuentra ubicado en el extremo izquierdo de la representacin (separado de la mantisa). e) Al exponente p, se le suma 127D (exceso o desplazamiento 127) resultando un numero e=p + 127, para el cual se reservan 8 bits a continuacin del bits de signo. Ejemplos:

S
10

5D = 1,01x10

+ 0

p+127 (8 bits) 2+127=129 10000001

f (23 bits) 01000000000000000000000

S 20D = 1,01x10100 + 0

p+127 (8 bits) 4+127=131 10000011

f (23 bits) 01000000000000000000000

S + 1

-4101,25D = -1,00000000010101x 101100

p+127 (8bits) 12+127=139 10001011

f (23 bits) 00000000010101000000000

f) El numero cero puede representarse con los 32 bits iguales a cero (+0) o con el bit de signo de valor 1 (-0) y los 31 restantes iguales a cero. g) Existe una convencin para representar el + y el -: Con 11111111 y f=0 se representa el infinito (+ o segn el signo) Con 11111111 y f0 se usa para indicar operaciones no validas como 0x Con 00000000 y f0 el nmero esta desnormalizado: tiene magnitud menor que el valor mnimo que se representa en el formato normalizado. Representacin en punto flotante de doble presicin En esta representacin, se utilizan 64 bits: 11 para el exponente excedido en 1023D , 52 bits para la presicin de la parte fraccionaria f de la mantisa , y uno (1) para el signo.

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UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Codificacin y suma en BCD natural Hemos visto que para pasar del sistema decimal al sistema binario, debemos realizar una serie de pasos como la de dividir sucesivamente por dos. En el cdigo BCD (decimal codificado en binario), se pasa directamente, sin calculo, nmeros decimales en combinaciones binarias, segn determinadas convenciones, donde cada digito decimal le corresponden cuatro bits. El cdigo natural o BCD 8421, le atribuye a los smbolos decimales la misma combinacin que el sistema binario natural. Por ejemplo, si tenemos un nmero cualquiera en base 10, para convertirlo a BCD natural, debemos reemplazar cada digito decimal por la correspondiente combinacin de cuatro bits.

(decimal)

0010 0100 0110 (BCD natural) Para realizar el proceso inverso, debemos agrupar de a cuatro bits y asignarle a cada grupo el correspondiente digito decimal del sistema binario natural:

0101 0011 0100 0010 (BCD natural)

2 (decimal)

La desventaja del cdigo BCD, es que 1 byte solo representa nmeros del 00 al 99, respecto al binario natural donde 1byte puede representar nmeros del 0 al 255. El formato BCD tiene la ventaja de que las sumas y restas son mas rpidas y adems los circuitos para su representacin visual, mas sencillos (representacin con 7 segmentos.) Suma de nmeros en BCD natural El mtodo consiste en sumar los cuartetos que lo constituyen, como si fueran nmeros naturales y luego sumar 6 0110B, si la suma parcial de dos cuartetos supera el 9 1001B. El desborde 1, se lo debe sumar a la columna inmediata superior Ejemplo: 1 1 1 37853 0011 0111 1000 0101 0011 + 12776 0001 0010 0111 0111 0110 ---------- ---------------------------------------------------50629 0101 1010 10000 1100 1001 0110 0110 0110 --------- ------- -------1 0000 1 0110 1 0010 5 0 6 2 9

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UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Sumador binario Las computadoras realizan como los calculadores de mano, realizan como funcin esencial, operaciones aritmticas. En las computadoras, estas operaciones se realizan en un modulo denominado Unidad aritmtica y lgica (UAL). Este modulo consta bsicamente de dos registros (memorias reducidas) que guardan transitoriamente los operandos, provenientes por lo gral de la memoria principal o de la unidad de control (UC). Un circuito lgico se encarga de realizar la suma de ambos operandos, ordenados mediante instrucciones que operan la unidad de control.

Registro acumulador Memoria principal

Circuitos logicos de suma

Unidad de control

instrucciones

Registro auxiliar

ALU En la unidad aritmtica y lgica, mediante instrucciones, se pueden realizar cualquier tipo de operaciones (suma, resta, multiplicacin, divisin, etc.), mediante operaciones de suma de nmeros naturales en forma binaria. Los resultados son interpretados por los programas de aplicacin. Tambin en esta unidad se realizan operaciones binarias lgicas y de comparacin. Circuitos lgicos de suma a) Semisumador binario (HA: Hall adder) Smbolo A B

HA

___________________________________________________________________ 12 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Tabla de la verdad: A B suma S C 0 0 00 0 0 0 1 01 1 0 1 0 01 1 0 1 1 10 0 1 La salida S, nos da la suma de A y B siempre que pueda ser representada por un solo digito. Si la suma contiene mas de un digito, S representa el digito de la suma correspondiente al mismo lugar significativo de los sumandos. Cuando sumamos en el sistema decimal 1+1 = 2, se traduce en el sistema binario como 01+01 = 10. Por lo tanto S representa la ultima cifra (menos significativa), o sea S=0. El 1, deber ser tenido en cuenta en la cifra significativa inmediata superior, que en este caso es la columna de arrastre C (C=1). b) Sumador completo Con el semisumador podemos sumar dos nmeros binarios que se representan con un solo bit. Cuando tenemos que sumar dos nmeros binarios de n bits, debemos sumar el arrastre (o acarreo) de la suma de la columna inmediata inferior (o menos significativa). Necesitamos entonces un circuito con tres entradas y dos salidas. Lo podemos realizar de la siguiente forma:

An

Bn

Cn-1

HA

Cn HA

An Bn Cn-1

Sn

simbolo

SC

Cn

Sn

___________________________________________________________________ 13 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Veamos como podramos realizar un circuito lgico que sume en forma binaria operandos representados por 3 bits.
A0 B0 A1 B1 A2 B2
HA

HA HA

C0
HA

C1 C2
HA HA

S0 S1 S2

Sumador completo para nmeros binarios de cuatro bits: A3 B3 A2 B2 A1 B1 A0 B0

SC

SC

SC

SC

C3

S3

C2

S2

C1

S1

C0

S0

Circuito sumador completo obtenido por tabla de la verdad y luego simplificado Como el sumador es un circuito combinacional, podemos obtener su tabla de la verdad, para luego encontrar sus funciones simplificadas del acarreo C y la suma S resultando: C = B.C-1 + A. C-1 + A.B _ _ _ _ _ S = A. ( B. C-1 + B. C-1) + A. ( B. C-1 + B. C-1) La expresin de S se puede transformar llegando a una expresin en trminos de la funcin lgica OR-Exclusivo S = A + [B + C-1] ___________________________________________________________________ 14 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ----------------------------------------------------------------------------------------------------------

El circuito final nos queda:

El smbolo del sumador total de dos bits y cuatro bits (segn IEEE/ANSI), es el siguiente:

Sumador 2 bits A
entradas

Sumador 4 bits

C1

Suma Entrada A

0 3

0 Salidas 3

B
Acarreo entrada Acarreo salida

0
Entrada B

3
Acarreo entrada Acarreo salida

C1

Existen varios sumadores paralelos disponibles en escala media de integracin (MSI). Uno de los ms conocidos es el sumador paralelo de 4 bits como el CI7483A, CI74LS83A, CI 74283 y el 74LS283, todos en la familia TTL. En la familia CMOS de alta velocidad, tenemos la versin 74HC283.

___________________________________________________________________ 15 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Elemento real / complemento, cero /uno Este circuito permite seleccionar el bit A, su complemento o la salida puede ser uno (1) o cero (0).

Entradas de salida control L M Y 0 0 A 0 1 A 1 1 0 1 1 0

Para el caso de operando de mas bit, por ejemplo 4 bits, necesitamos cuatro circuitos idnticos (en MSI, se encapsulan en cantidades de 4) Este bloque, junto a un circuito sumador, me permite realizar sumas y restas, utilizando el complemento a 2 (bit de signo) por ejemplo, con el sistema siguiente: B3 B2 B1 B0 A3 A2 A1 A0 TI74H87 Y3 Y2 Y1Y0 Unidad real/complemento M L M

Sumador 4 bits C3 S3 S2 S1 C-1 S0

C3 M
__ M

(EAC) Arrastre de retorno

En este circuito, si hacemos M=1, a la salida de la unidad real/complemento tenemos el operando A sin complementar; el sistema realiza la suma de los operandos B y A, obteniendo el resultado en la salida S. ___________________________________________________________________ 16 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Si hacemos M = 0 entonces a la salida de la unidad real /complemento el complemento a uno de A o sea A, el resultado de esta operacin hace que aparezca un acarreo en la salida del sumador, que se aprovecha para introducirlo (a travs del circuito lgico) en el acarreo de entrada, (complemento a2), completndose la operacin de resta. Este sistema solamente realiza operaciones de resta siempre y cuando B>A, caso contrario no se produce acarreo en la salida del sumador y no podemos realimentarlo en la entrada. Para esos casos es necesario modificar el circuito, (por ejemplo realimentar tambin por S3. Cuando se da la situacin de B< A y podemos realimentar con un uno (1) la entrada C-1 el resultado de esta resta resulta negativo y lo obtenemos haciendo el complemento a 2 de la salida S. Principios del sumador restador de una UAL con indicadores de estado S Z V C B3 A3 M
M=1 resta M=0 suma

B2 A2

B1 A1

B0 A0

__ A3/ A3 C

__ A2/ A2

__ A1/ A1

__ A0/ A0 C-1

SC

SC

SC

SC

C3

C2

C1

C0

S3

S2

S1

S0

___________________________________________________________________ 17 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------El circuito anterior acta como sumador- restador de cuatro bits , con indicadores de estado C V S Z , necesarios para los programas de las computadoras. Estos indicadores se denominan tambin banderas o flags. Se utilizan, en las denominadas instrucciones de salto condicionado; reflejan, el estado del resultado de la operacin que se ha llevado a cabo en el sumador-restador. Cuando operamos con nmeros naturales, como vimos, la resta la obtenemos sumando el complemento a 2 del substraendo. Para este circuito, debemos hacer M=1 y a la salida de las compuertas X-OR, obtenemos el complemento a uno (1) del operando A, o sea A. Si en la operacin, sumamos el acarreo del bloque sumador menos significativo, C-1(cuando M=1), obtenemos el complemento a 2 y el resultado ser la resta : B(B3 B2 B1 B0) -- A(A3 A2 A1 A0) = S(S3 S2 S1 S0) Cuando lo usamos como sumador, hacemos M=0 Para el caso de nmeros enteros con bits de signo, el circuito los trata como nmeros naturales. Sern los programas, a travs de los indicadores S Z V C, que interpretaran los resultados. La UAL de un computador no sabe si el programa en ejecucin es para nmeros enteros o naturales, y tanto la suma o la resta para ambos tipos de nmeros los realiza de igual forma. Luego de cada operacin que se efecta, la UAL genera los indicadores S Z V C y sern las instrucciones de salto condicionada , de los programas que se estn ejecutando , que preguntaran por el valor (0 o 1) de S V Z si es para enteros y C Z si es para naturales. Los indicadores de estado S Z V C Como dijimos, en los microprocesadores de las computadoras o en los microcontroladores, cada vez que se realizan operaciones aritmticas y lgicas en la UAL, el circuito sumador genera, entre otros, 4 bits indicadores (flags) principales, relacionados con el resultado obtenido, y denominados con las iniciales inglesas SZVC. Estos bits, forman parte del denominado registro de estado.Ellos pueden indicar, por ejemplo si un resultado alcanzado fue cero o no, si fue positivo o negativo, si entro o no en el formato de operacin (8, 16 , 32, 64 bits) y otras caractersticas. Describiremos a cada uno de estos indicadores. Indicador S de signo: Este indicador interesa solamente cuando para operaciones con nmeros enteros (con bit de signo. El indicador de signo S, corresponde al ultimo bit del extremo izquierdo, sin considerar el ultimo acarreo, o sea en el caso de nuestro sumador de cuatro bits corresponde S = S3. Cuando S=0 el resultado de la operacin es positivo (+). Si resulta de valor 1, el resultado es negativo y su valor numrico se obtiene haciendo el complemento a 2 de S. Indicador Z de resultado cero: Ser Z=1 si el resultado de una operacin es igual a cero; caso contrario Z=0 o sea el resultado no es igual a cero. Para lograr este indicador, lo hacemos con una compuerta NOR donde las entradas son los valores e las salidas del sumador ____________ Z = S3 +S2 +S1 +S0 ___________________________________________________________________ 18 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Indicador V de overflow: Este indicador se utiliza en las operaciones con enteros o sea con bit de signo cuando los sumandos son de igual signo y el resultado (el bit de signo) resulta opuesto; en este caso, nos indica que el resultado excede el mayor valor positivo o negativo que se puede representar en el formato dado. Ejemplo. 0 110 (6D) + 0 100 (4D) -----------01010 1010 (-6D) + 1100 (-4D) ---------10110

Lo podemos obtener si hacemos la operacin X-OR con los dos ltimos acarreos o sea V = C3+ C2 (operacin x-or) Indicador C de acarreo: Ser C=1 si el resultado de una suma aparece un uno fuera del formato o sea existe acarreo (carry) hacia la posicin n+1. De no ser as, C=0. Como al realizar la resta sea en naturales o enteros aparece un 1 en C, entonces es necesario invertir este valor cuando se esta restando. En nuestro circuito sumador el valor de C lo obtenemos del acarreo del ltimo sumando de la izquierda. Para tener en cuenta la inversin en la operacin de resta, agregamos el segundo circuito X-OR con entradas C y : _ Si M=1 (resta) C = C Si M=0 (suma) C = C En lenguaje ensamblador, estos indicadores (ubicados en el registro de estado de las computadoras) tienen la siguiente denominacin: S=1 (signo negativo) NG S=0 (signo positivo) PL Z=1 (resultado cero) ZR Z=0 (resultado no cero) NZ V=1 (existe desborde) OV V=0 (no existe desborde) NV C=1 (existe acarreo) CY C=0 (no existe acarreo) NC Para los microcontroladores de Microchip 16X84, en el registro de estado, tienen los sealizadores: C: sealizador de acarreo en el octavo bit C=1 acarreo en la suma y no en la resta C=0 acarreo en la resta y no en la suma ___________________________________________________________________ 19 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------DC: Sealizador de acarreo en el cuarto bit (operaciones en BCD) DC=1 acarreo en la suma y no en la resta DC=0 acarreo en la resta y no en la suma Z: Sealizador de cero Z=1 el resultado de una operacin fue cero Z=0 el resultado de una operacin no fue cero. Sumador serie El sumador anterior se denomina sumador paralelo con acarreo en serie. Todos los bits de los operandos se procesan simultneamente, menos el acarreo de cada columna que sigue una trayectoria serie. En la sumadora serie, las entradas A y B, consisten en una serie de trenes de impulsos de voltaje sincronizados en dos lneas del calculador. La salida de este sumador tambin ser un tren de pulsos sincronizados que representara el resultado de la operacin. Para implementar este sumador, necesitamos un sumador completo de 1 bit ms una unidad de retardo: 1 0 1 1 0 A 1 B 0 Suma 1 resta 00010 (2D) t
TD

01101 (13D) 1 0 1 0 01011 (11D) 0 0 1 1 11000 (24D)

An Bn Cn-1

SC

Cn

Sn

El procedimiento de suma en serie es el siguiente: El 1 bit que aparece es el menos significativo tanto en A como en B (el sistema trabaja sincronizado con un oscilador patrn). Si aparece un resto se lo retarda un tiempo T (periodo de sincronismo) para luego sumrselo cuando aparezcan los bits ms significativos de los operandos. Finalmente en Sn aparece un tren de pulsos que representa la suma de loas operandos A y B. TD (retraso de un periodo) es un flip flop tipo D. Los operandos A y B as como el resultado Sn, pueden ser guardados en un registro de inscripcin o de desplazamiento. La desventaja de este sumador es que resulta mas lento que el sumador paralelo en una cantidad de tiempo proporcional a la cantidad de bits que posean los operandos. Problema Utilizando un programa de simulacin de PC, simular un sumador- restador de 4 bits con los indicadores de estado SZVC. Simular diferentes operaciones. ___________________________________________________________________ 20 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------CIRCUITOS DECODIFICADORES Los decodificadores son circuitos lgicos donde una sola combinacin de las entradas binarias activa a una sola de las salidas. Si N representa el nmero de entradas, la cantidad de salidas que puede seleccionarse ser: M = 2N; si N=3 entonces M = 23 = 8 salidas No obstante se construyen decodificadores que presentan menos salidas de las que se podran obtenerse en funcin a la cantidad de entradas. Por ejemplo el decodificador BCD / Decimal que tiene cuatro entradas y diez salidas. En los decodificadores prcticos presentan tambin una entrada de habilitacin que autoriza el proceso segn su valor sea 0 o 1. A0 A1 A2 AN-1
2 cdigos de entrada
N

N Entradas

Decodificador

Q0 Q1 Q2 QM-1

M Salidas
Solo una salida Cambia de estado

E (habilitacin)

Q0 = C.B.A Q1 = C.B.A Q2 = C.B.A Q3 = C.B.A

Q4 = C.B.A Q5 = C.B.A Q6 = C.B.A Q7 = C.B.A

___________________________________________________________________ 21 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Tabla de la verdad del decodificador del circuito presentado C B A Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1

En el circuito anterior, se habilita con E = 1 . Las salidas seleccionadas (activas) presentan un nivel alto (1), mientras que el resto permanece en estado bajo (0). Tenemos decodificadores donde el nivel bajo se presenta con nivel bajo. Para esto es necesario reemplazar las compuertas AND por NAND como el siguiente circuito:

E1 0 1 X X

E2 0 X 1 X

E3 Salidas 1 Responde al cdigo de entrada A2 A1 A0 X Deshabilita , todos ALTOS X 0

___________________________________________________________________ 22 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Las entradas de habilitacin del decodificador 74LS138, estn dadas con E1 E2 E3. Esto es as para poder armar un banco de decodificadores de mayor numero de entradas y lgicamente de salidas. E1 E2 E3 A2 A1 A0

74LS138 Decodificador 1 de 8

__ __ __ __ __ __ __ __ Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 El 74LS138 es un decodificador de tres entradas y ocho salidas. Es de tecnologa TTL con diodos Schottky, para alta velocidad y bajo consumo. La versin CMOS de alta velocidad es el 74HC138. Acoplando dos decodificadores, podemos seleccionar 16 salidas como se muestra en la figura:

A0 A1 A2 A3

E1 E2 E3 A2 A1 A0 A2 A1 A0

E1 E2 E3

74LS138 Decadificador 1 de 8

74LS138 Decadificador 1 de 8

__ __ __ __ __ __ __ __ Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

__ __ __ __ __ __ __ __ Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

Seleccin con A3=1

Seleccin con A3=0

___________________________________________________________________ 23 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Decodificadores de BCD a decimal: Tienen cuatro entradas y utilizan las primeras 10 combinaciones del sistema binario natural para seleccionar una de las diez salidas posibles. Para el CI 7442, la salida es activa en nivel bajo; el resto permanece en estado alto. Tabla de verdad D C B A D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 salida Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 NO NO NO NO NO NO

Decodificador 1 a 10 7442

Q9 Q8 Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

El 7442 es un decodificador (en MSI) TTL estndar; su equivalente en TTL de bajo consumo y alta velocidad es el 74LS42. En la familia CMOS tenemos el equivalente 74HC42. Estos decodificadores no tienen entradas de habilitacin, pero es posible convertirlo de 3 a 8 , utilizando como habilitacin la entrada D. Decodificadores / manejador de BCD a decimal Estos decodificadores tienen salidas a colector abierto y pueden trabajar con niveles de corrientes y tensiones superiores a los anteriores. Ejemplo de este tipo de decodificador es el 7445 que puede consumir hasta 80 ma en el estado bajo y ser llevado hasta 30 volt las salidas en el estado alto. Estas caractersticas lo hacen adecuado para manejar cargas directas como ser diodos LEDS lmparas, relevadores motores, etc. Los decodificadores trabajan en combinacin con registros y contadores. Se utilizan ampliamente en los sistemas de memoria de los computadores; las direcciones para localizar un dato o una instruccin, son las entradas del decodificador de direcciones de la memoria, que le permite localizar un Byte dentro de la memoria. Veamos una aplicacin de un decodificador trabajando en conjunto con un contador por 16 para generar una temporizacin y una secuencia de operacin, mediante la excitacin de dos reles. El contador, es un circuito secuencial por el que ingresan pulsos que son contados en forma binaria y su valor se presenta en las salidas Qo Q1 Q2 Q3 (contador hasta 16; en el pulso n 16, el contador vuelve a cero) ___________________________________________________________________ 24 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------+vcc

1pps

CTR div16
Cp1

Q9 Q3 Q2 Q1 Q0

Cp0

74LS293 MR1 MR2

Decodificador/ manejador 7445 de BCD a decimal

+vcc

Q0 En el cuarto impulso de entrada se excita el primer rel hasta que llega el quinto impulso que lo desexcita. En el noveno impulso se excita el segundo rel hasta el dcimo pulso que lo desexcita. Contados 16 pulsos la operacin se repite. Decodificadores / manejadores de BCD a 7 segmentos Se los suele llamar tambin excitadores BCD a 7 segmentos o convertidores de cdigos BCD a 7 segmentos. Estos , se utilizan para excitar indicadores de informacin que permita ser interpretada por el operador de los equipos electrnicos.. Esta informacin, se presenta como nmeros o alfanumrica. El mtodo normal, es usar una configuracin de 7 segmentos emisores o reflectores de luz. Como emisores de luz, se utilizan diodos LEDS, encapsulados en un solo bloque. Como reflectores de luz se utilizan exhibidores o pantallas con cristal liquido, denominadas LCD. Emisores de luz de 7 segmentos: Se presentan como 7 diodos Leds conectados en ctodo comn o nodo comn. Se necesita aproximadamente unos 10 ma para excitar cada uno de estos diodos, con una caida de tension directa de unos 2,7 volt. A la salida del circuito excitador, se deber por lo tanto agregar una resistencia elctrica, cuyo valor se calcula como: R = (Vcc+2,7) / 10 mA 220

Emisor de Luz 7 Segmentos Ctodo comn

Emisor de Luz 7 Segmentos nodo comn

___________________________________________________________________ 25 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Con estos dispositivos, y un decodificador BCD / 7segmentos es posible representar los nmeros 0 1 2 3 4 5 6 7 8 9 y las letras A B C D E F

D C B A

Decodificador/ Manejador de BCD a 7 segmentos

(7446 0 7447)

Conexin del emisor de luz 7 segmentos en nodo comn

Exhibidores con cristal liquido (LCD) Son dispositivos de reducido consumo de energa. Estn basados en la anisotropa de las caractersticas pticas de ciertos componentes orgnicos. La forma lineal de estas molculas y sus propiedades polares, hacen que en fase liquida presenten estructura cristalina. La anisotropa elctrica de las molculas hace que pueda alterarse su ordenacin al aplicar un campo elctrico. Para la realizacin de indicadores numricos mediante cristales lquidos, se disponen de dos placas de vidrios que contienen los electrodos transparentes, generalmente formados por capas de oxido de Indio y Estao y situados a una distancia comprendida entre 10 y 25 m, que encierran al componente orgnico. Los paneles actan por reflexin de una superficie metalizada posterior o por transmisin de una fuente luminosa colocada posteriormente. La activacin de los distintos electrodos produce zonas transparentes y opacas que producen las distintas estructuras numricas. El consumo de energa requerido es menor a 0,1 mw/cm2 pero presenta el inconveniente de no poseer luz propia; necesita luz ambiente o luz de una fuente externa. Existen dos mtodos para efectuar el cambio de transparente a opaco: por reflejo dinmico y por efecto de campo. Los cristales lquidos por reflejo dinmico se basan en la interaccin de las cargas libres producidas por la adicin de determinadas proporciones de elementos dopantes a ___________________________________________________________________ 26 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------un cristal lquido en fase temtica. En ausencia de tensiones de polarizacion, el lquido presenta una estructura ordenada y es transparente. Si se aplica un voltaje alterno (entre 25 y 60 Hz) entre los electrodos, se produce un desplazamiento de cargas libres originadas por la presencia del dopante. El movimiento de las cargas produce un desorden de la estructura cristalina, produciendo una deflexin difusa de la luz. Excitacin del LCD: Como debemos aplicar tension alterna entre el segmento y el plano posterior, una forma de realizarlo es aplicando una seal de onda cuadrada en defasaje 180, al plano posterior y al segmento. Esto lo podemos hacer, utilizando una compuerta or-exclusivo como muestra el siguiente circuito: 74HC86 (CMOS) Control Seal 40Hz Segmento

Plano posterior Cuando la entrada de control vale uno (1) y la seal uno (1), aplicamos un uno (1) al plano posterior y un cero (cero volt) al segmento. Cuando la seal vale cero, la tension del plano posterior vale cero y la del segmento vale uno (+VCC); de esta manera al segmento se le aplica tension alterna. Si la seal de control vale cero, la salida de la XOR esta en fase con la seal alterna que en este caso es de 40 Hz y la tension entre el segmento y el plano posterior es cero. Circuito excitador de un display 7 segmentos

D C B A
Decodificador manejador BCD/7 segmentos

LCD

40 Hz

Plano Posterior

El circuito anterior muestra un decodificador manejador a 7 segmentos 4511(CMOS); este CI tiene salidas activas en alto y proporciona las seales de control a los segmentos. ___________________________________________________________________ 27 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------El 74HC86 (C MOS) acepta el cdigo de entrada de BCD y produce las salidas para la excitacin directa de los segmentos del LCD. Los cristales lquidos de efecto de campo tienen la ventaja de operar con corriente continua y poseen una vida mas larga. Se basan en la propiedad que presentan las estructuras nemticas de los cristales lquidos de producir un giro de un plano polar, al aplicar un campo elctrico ya que se produce un alineamiento de las molculas perpendicular al campo aplicado. Si los cristales que contienen el cristal liquido son polarizados y estn situados a 90 , en ausencia de tension no se producir el paso de la luz mientras que al aplicar un campo elctrico, se producir una rotacin ptica que permite el paso de la luz polarizada. En estos indicadores, el tiempo de respuesta es lento. Smbolos IEEE/ANSI para varios decodificadores 7442/LS42/HC42 BCD/DEC Denota un buffer manejador 7445 BCD/DEC 0 1 2 A0 A1 A2 A3 Denota colector abierto 1 2 4 8 3 4 5 6 7 8 9

0 1 2

A0 A1 A2 A3

1 2 4 8

3 4 5 6 7 8 9

A0 A1 A2 E1 E2 E3

1 2 4

BCD/DEC 0 1 2 3 4 5 6 7 74LS138/HC138

___________________________________________________________________ 28 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------DECODIFICADOR CON CONTACTOS A RELS El siguiente circuito, es una parte de un decodificador realizado con contactos de rels auxiliares, que se utilizo para comandar a distancia a travs de cables de comunicacin, interruptores de energa elctrica, para el comando de apertura y cierre. Para el comando, desde un extremo del cable, se utiliz un codificador realizado con una matriz de diodos. Para el ejemplo, con cuatro lneas (mas una lnea comn de masa), se pueden seleccionar hasta 15 interruptores. Con el agregado de una lnea ms, se determina la apertura o el cierre del interruptor seleccionado. El dibujo solamente muestra la conexin de contactos, para seleccionar cuatro interruptores, con los cdigos (0001), (0010), (0011) y (0100).
A0 A1 A2 A3 +Vcc _ A1 A1 _ A1 A1 _ A1 A1 _ A1 A1 _ A0 A0 +Vcc _ A0 A0 _ A0 A0 _ A0 A0

_ A2 A2

_ A2 A2

_ A2 A2

_ A2 A2

+Vcc _ A3 A3 _ A3 A3 _ A3 A3 _ A3 A3

I4(0100) I3(0011) I2(0010) I1(0001) N

Cierre interruptor 1 (A4= 1) Apertura interruptor 1 (A4= 0)

A4

___________________________________________________________________ 29 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------CIRCUITOS CODIFICADORES Los codificadores son subsistemas combinacionales (se disponen en MSI) encargados de codificar una serie de seales lgicas binarias de entrada (sin codificar), en un conjunto de seales de salida (binarias) que responde a un cdigo determinado. Un codificador, tiene varias seales de entrada y cuando solamente se activa una de ellas, un cdigo de N seales binarias aparece en los terminales de salida. El valor de la salida, depender de cual de la seales de entrada se activo y del cdigo que se diseo el circuito. A0 A1 A2 Codificador

M entradas Solo se activa una a la vez

Q0 Q1 Q2

Cdigo de N salidas simultaneas

AM-1

QN-1

Codificador decimal a BCD con matriz de diodos

Este codificador es el mas sencillo y uno de los primeros en su implementacin. En el dibujo, solamente esta realizado para presentar el cdigo BCD para las entradas 1, 3 , 7 y 9. Por ejemplo si cerramos el contacto n 7 se cierran los circuitos elctricos a travs de los diodos, apareciendo un voltaje en las salidas Q0 Q1 y Q2; Q3= 0. Si pulsamos dos teclas a la vez dar un error. Se dice entonces que es un codificador sin prioridad. ___________________________________________________________________ 30 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Codificador de octal a decimal

Este codificador es de ocho entradas y tres salidas. Tambin es sin prioridad y la activacin es con niveles bajos y se debe activar solo una de las entradas a la vez. La tabla de la verdad de este codificador, es la siguiente A0 X X X X X X X X A6 1 1 1 1 1 1 0 1 A7 1 1 1 1 1 1 1 0 Salidas Q2 Q1 Q0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

A1 1 0 1 1 1 1 1 1

A2 1 1 0 1 1 1 1 1

Entradas A3 A4 A5 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 1 1

Por ejemplo si A4 = 0 entonces Q0=0

Q1=0

Q2=1

si A2 = 0 entonces Q0=0 Q1=1 Q2=0 Si pulsamos ambas teclas tendremos: entonces Q0=0 Q1=1 Q2=1 A4 = 0 A2= 0 ___________________________________________________________________ 31 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Vemos que no corresponde el cdigo de ninguna de las dos entradas. Codificador de prioridad de decimal a BCD

MSB A1 A2 Nueve entradas A8 A9 74147 Codificador de prioridad de decimal A binario Q3 Q2 Q1 Q0 BCD invertido

A1 1 X X X X X X X X 0

A2 1 X X X X X X X 0 1

A3 1 X X X X X X 0 1 1

A4 1 X X X X X 0 1 1 1

A5 1 X X X X 0 1 1 1 1

A6 1 X X X 0 1 1 1 1 1

A7 1 X X 0 1 1 1 1 1 1

A8 1 X 0 1 1 1 1 1 1 1

A9 1 0 1 1 1 1 1 1 1 1

Q3 1 0 0 1 1 1 1 1 1 1

Q2 1 1 1 0 0 0 0 1 1 1

Q1 1 1 1 0 0 1 1 0 0 1

Q0 1 0 1 0 1 0 1 0 1 0

X= significa que puede ser 1 o 0 74147: codificador de prioridad decimal a BCD TTL Standard 74LS147: TTL alta velocidad y bajo consumo 74HC147: codificador decimal a BCD en tecnologa CMOS El circuito tiene nueve lneas activas en nivel bajo que representan los dgitos 1 al 9 y produce como salida el cdigo BCD negado correspondiente a la entrada activa que tiene el mayor numero. Esto quiere decir que si se activan a nivel bajo dos entradas simultneas, solamente se presentara o tendr prioridad la que presente el cdigo ms alto. Ejemplo: si A3 = 0 y A4 =0 resulta Q0 = 1 Q1 =1 Q2 =0 Q3=1

___________________________________________________________________ 32 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Aplicacin del codificador de prioridad decimal/BCD

+5 V

1K

Resistencia activa en nivel alto. Todas las entradas tienen esta resistencia Salida normal Q3 Q3 Q2 Q1 Q0

A9 A8 A7

Codificador A6 de prioridad Q2 A5 decimal a BCD Q1 A4 74147 A3 A2 A1 Q0

El circuito muestra como se utiliza el 74147 cuando se lo activa por medio de interruptores (teclado). Si no se cierra ningn interruptor, todas las entradas estn en nivel alto a travs de +Vcc y las resistencias de 1 K. Si pulsamos un interruptor, por ejemplo al correspondiente a la entrada A5, esta pasa a nivel bajo y por lo tanto las salidas pasan a Q0 = 0 Q1 =1 Q2 =0 Q3=1 Smbolo IEE/ANSI 74147/LS147/HC147 A1 A2 A3 A4 A5 A6 A7 A8 A9 1 HPRI/BCD 1 2 3 2 4 5 6 7 8 9 2 8

Q0 Q1 Q2 Q3

___________________________________________________________________ 33 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------MULTIPLEXORES DIGITALES (selector de datos) Un multiplexor o selector de datos, es un circuito lgico que presenta varias entradas de datos digitales y solo permite alcanzar la salida a uno solo de ellos. La direccin deseada de los datos hacia la salida, es controlada por las entradas de seleccin (llamadas tambin entradas de direccin), que resulta un cdigo binario. I0 I1 Entrada de datos Salida Z MUX

IN-1

Cdigo de entrada de seleccin que determina que entrada se transmite a la salida Z

El multiplexor acta como un interruptor de posiciones mltiples controlado digitalmente a travs de las entradas de seleccin (direccin. Un multiplexor selecciona una entre N fuentes de datos de entrada y transmite los datos seleccionados a un solo canal de salida. Este proceso se llama multiplexaje. Multiplexor de dos entradas

I1 Entrada de datos Z= I0. S + I1. S I0

S 0 1

salida Z= I0 Z= I1

S Entrada de seleccin

___________________________________________________________________ 34 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------En este circuito, vemos que desarrollando su funcin lgica resulta: Z= I0. S + I1. S Si S= 0 entonces Z= I0 Si S= 1 Z= I1 Por ejemplo, si por I0 ingresa una frecuencia digital f0 y por I1 una frecuencia digital f1, por medio de la entrada de seleccin, podemos seleccionar a f0 o a f1. Multiplexor de cuatro entradas I0 I1 I2 I3 Z S1 0 0 1 1 S0 0 1 0 1 salida Z= I0 Z= I1 Z= I2 Z= I3

Problema: Determinar la funcin lgica combinacional del multiplexor de cuatro entradas Multiplexor de ocho entradas (74151- 74LS151- 74HC151)

I0 S2 S1 S0 E

I1

I2

I3

I4

I5

I6

I7

___________________________________________________________________ 35 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Entradas E H L L L L L L L L S2 X L L L L H H H H S1 X L L H H L L H H S0 X L H L H L H L H Salidas Z H I0 I1 I2 I3 I4 I5 I6 I7 Z L I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7

S2 S1 S0 E

MUX de 8 entradas 74151

L0

H1

Ampliacin del multiplexor de 8 a 16 entradas

I7 Datos de entrada S3 S2 S1 S0
. . .

1 74151 MUX Z

I0 E S2 S1 S0

I7 Datos de entrada
. . .

2 74151 MUX Z

I0 E S2 S1 S0

En la tabla de la verdad de este multiplexor vemos que E es la seleccin del chips dado que para E= H(1), las salidas Z=H y Z=L(0) permanecen inalterables para cualquier valor de los datos de entrada (I0.. I7). En este caso, las entradas son S0, S1, S2 y S3 Cuando S3=L(0) se selecciona el MUX n1 y para S3=H(1) se selecciona el MUX n2 (a travs de un inversor). ___________________________________________________________________ 36 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Multiplexor cudruple de dos entradas (74157-74LS157-74HC157) 74157 S I1a I0a I1b I0b I1c I0c I1d I0d

Za

Zb

Zc

Zd

E H L L

S X L H

Za L I0a I1a

Zb L I0b I1b

Zc L I0c I1c

Zd L I0d I1d E

I1a I1b I1c I1d

I0a I0b I0c I0d

74157 E S I1a I0a I1b I0b I1c I0c I1d I0d EN G1 1 1 MUX

74157 MUX

Za Za Zb Zc Zd

Zb

Zc

Zd

Este multiplexor selecciona un grupo de cuatro entradas a la vez para presentarlas en la salida, de acuerdo con la tabla de la verdad Smbolo IEE/ANSI

___________________________________________________________________ 37 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Aplicaciones de los multiplexores a) Generacin de funciones lgicas +Vcc 1K C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 Z 0 1 1 0 0 0 0 1

E A B C

I0 I1 S0 S1 S2

I2 I3 I4 I5 I6 74HC151 MUX

I7

Variables logicas de entrada

Z=A.B.C+A.B.C+A.B.C.

El presente circuito es un ejemplo que permite generar la funcin lgica de tres variables (a travs de las entradas de seleccin), segn la tabla de la verdad. Vemos que para la combinacin de valores binarios de A,B,C estamos seleccionando a las entradas I0 .I7 ; por lo tanto si a estas entradas le damos el correspondiente valor de Z de la tabla, estamos generando la funcin lgica correspondiente. Por ejemplo para A=1, B=1, C=1 deber ser Z=1; como con esta combinacin, estamos seleccionando a I7 entonces lo hacemos igual a uno, conectndolo a +Vcc. As se resuelve para los otros trminos de la funcin lgica. b) Conversin paralelo a a serie
X0 X1 X2 X3 X4 X5 X6 X7

I0 I1 I2 I3 I4 I5 I6 I7

MUX 8 entradas 74HC151

Registro de almacenamiento C J reloj K

S2

S1

S0
B J reloj K

Entrada de pulsos a contar

1 1

1 1

A J reloj K

1 1

Contador de pulsos en cdigo binario natural

___________________________________________________________________ 38 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Reloj 1 0 1 Z 0 1
X0

0
X01

1
X2

0
X3

1
X4

1
X5

0
X6

1
X07

La informacin a convertir de paralelo a serie (8 bits) esta contenida en el registro de almacenamiento (memoria de 8 bits). Las salidas de este registro se conectan con las entradas de informacin del multiplexor. Las entradas de seleccin de este ltimo, estn conectadas a las salidas de un contador binario (formado por tres Flip Flop). A medida que ingresan los pulsos reloj al contador, este cuenta en forma binaria y va seleccionando las entradas del multiplexor pasando su valor secuencialmente a su salida Z" C)- Secuenciador de operaciones Pulso de inicio 1 1 1 Q2 J Q1 J Q0 J Puesta reloj reloj Reloj 1 1 1 RES K RES K RES K a cero

+5v A2 A1 A0

S0 S1 S2

I0 I1 I2 I3 I4 I5 multiplexor de 8 entradas 74HC151

I6

I7

Decodificador de 3 a 8 lineas 74HC138 E

Z sensores 1 2 3 4 5 6 7 6 7

Q7

Activadores

Q0 1 2 3 4 5
Proceso fisico

___________________________________________________________________ 39 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------En este sistema, el contador se pone a cero con un pulso negativo en los terminales RESET de los Flip Flop. Se reinicia colocando un uno (1) en el contador. En este estado, se selecciona la entrada I1 del multiplexor que es la salida del sensor n1 del proceso fsico; esta salida, durante el desarrollo del proceso fsico, esta en un valor bajo. Cuando finaliza, pasa al estado alto (1). Por otro lado, la salida del contador es entrada del decodificador de 3 a 8 lneas, selecciona la salida Q1 que, por medio de los amplificadores (buffer) actan sobre los activadores para iniciar el primer proceso fsico de la secuencia n1. Cuando finaliza el primer proceso fsico, el sensor n1 pasa a alto (1) que hace que pase a bajo la salida Z del multiplexor. Este cambio, provoca el cambio en la salida del contador, pasndose a la secuencia n2 y as sucesivamente hasta finalizar con la secuencia n7, donde nuevamente se reinicia el proceso. D)-Seleccin de datos con multiplexadores cudruples Decenas Contador BCD Contador 1 unidades Contador BCD
Reloj 1

decenas Contador BCD

contador 2 unidades Contador BCD

Reloj 2

S E
Za

I1

74157 MUX (decenas)

Zb Zac Zad

I0 74157 MUX (unidades)

Zb Zac Zad

Contador seleccion Decodificador/manejador de BCD a 7 segmentos (7447)

S E
Za

I1

I0

Decodificador/manejador de BCD a 7 segmentos (7447)

DECENAS

UNIDADES

Dispositivo exhibidor LED

Dispositivo exhibidor LED

___________________________________________________________________ 40 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------La aplicacin de los multiplexores cudruples del circuito anterior, tiene la finalidad de compartir los exhibidores de 7 segmentos LED, para permitir que se presente, en forma selectiva, los valores de las unidades y decenas contados por los contadores n 1 y n 2. DEMULTIPLEXORES (distribuidores de datos) El demultiplexor realiza la operacin inversa al multiplexor. Presenta una sola entrada de datos y la distribuye a solo una de entre N salidas. El canal de salida de la informacin, se selecciona mediante entradas binarias de seleccin. DEMUX Q0 Q1 Entrada de datos I Salidas de datos QN-1

Cdigo binario que selecciona la salida de datos

Demultiplexor de 1 a 8 lneas Este circuito distribuye selectivamente la entrada de datos I hacia las 8 salidas, Q0 ,Q1 Q2 ,Q3 ,Q4 ,Q5 ,Q6 y Q7 seleccionadas mediante 3 entradas de seleccin S0 ,S1 y S2 . Un demultiplexor es similar a un circuito decodificador con la diferencia que tiene la entrada de datos. Por ejemplo seleccionamos el cdigo S0 =0,S1 =1y S2 =0 , solamente la compuerta AND n2 ser la nica habilitada y la salida valdr: Q2 =I. ( S2 .S1 .S0 ). Cuando ingresen los datos por I, solamente por la salida Q2 se canalizaran estos datos. La tabla de la verdad, es la siguiente: S2 0 0 0 0 1 1 1 1 S1 0 0 1 1 0 0 1 1 S0 0 1 0 1 0 1 0 1 Q7 0 0 0 0 0 0 0 I Q6 0 0 0 0 0 0 I 0 Q5 0 0 0 0 0 I 0 0 Q4 0 0 0 0 I 0 0 0 Q3 0 0 0 I 0 0 0 0 Q2 0 0 I 0 0 0 0 0 Q1 0 I 0 0 0 0 0 0 Q0 I 0 0 0 0 0 0 0

___________________________________________________________________ 41 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------El circuito que cumple con la tabla de la verdad del decodificador, es el siguiente:

Q0 =I.(Q2 .Q1 Q0 ) Q0 =I.(Q2 .Q1 Q0 ) S2 S1 Q0 =I.(Q2 .Q1 Q0 ) Q0 =I.(Q2 .Q1 Q0 ) Q0 =I.(Q2 .Q1 Q0 ) Q0 =I.(Q2 .Q1 Q0 ) Q0 =I.(Q2 .Q1 Q0 ) Entrada de datos I Decodificador / Demultiplex Los decodificadores que hemos analizado como el CI 74LS138, se lo puede utilizar tambin como demultiplexor.(a este circuito integrado, los fabricantes lo llaman decodificador/demultiplex). Entrada de datos I E1 E2 +5 v E3 Entradas de habilitacin del CI Q0 =I.(Q2 .Q1 Q0 )

S0

Cdigos de seleccin

A2 Decodificador de 3 a 8 lneas 74HC138 A1 A0

E1 Q0

Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0

Q1

__

Q7 (uno lgico)

Formas de onda para A0 ,A1 ,A2=0

___________________________________________________________________ 42 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------La entrada de habilitacin E1, se usa como entrada de datos I , en tanto que las otras dos entradas de habilitacin, se mantienen en estado activo o sea E2=0 y E3 =+5 volt. Las entradas de cdigo, se utilizan como cdigo de seleccin. Por ejemplo si A2=0, A1 =0 y A0 =0, con estos valores seleccionamos la salida Q0 . Para este caso, cuando I=0 sera Q0=0 (Q0 queda seleccionado con valor cero) y si I = 1, ser Q0=1(Q0 queda inhabilitado con valor uno). De esta manera, a medida que ingresan los datos por I, solamente se repiten por Q0, mientras que el resto de las salidas permanece en estado alto. Aplicacin: Este multiplexor, por ejemplo se puede utilizar como seleccionador de una entrada reloj hacia un destino deseado Entrada reloj E1 E2 +5 v E3

Cdigos de seleccin

A2 Decodificador de 3 a 8 lineas 74HC138 A1 A0 Hacia otros registros, contadores, etc. Registro de desplazamiento Contador

74LS138/HC138 A0 A1 A2 Smbolo IEE/ANSI 0 G0/7 2 0 1 2 3 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7

E1 E2 E3

4 5 6 EN 7

___________________________________________________________________ 43 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Aplicacin de un multiplexor y demultiplexor para un sistema de seguridad y vigilancia

I0 74HC151 I1 I2 I3 MUX Z

Puerta 0

De las puertas 2-6

I7 E S2 S1 S0

Puerta 1

Puerta 7

Q2 MOD-8 Q1 RES Q0 Pulsos reloj E1 E2 +5 v E3

A2 Decodificador de 3 a 8 lineas 74HC138 A1 A0

Panel de vigilancia

___________________________________________________________________ 44 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------En este sistema, los interruptores de las ocho puertas son las entradas del multiplexor; estas, producen un estado alto(1) cundo las puertas estn abiertas (interruptores abiertos) y pasan al estado bajo (0) cuando las puertas estn cerradas. El contador en modo 8 (cuenta hasta ocho en modo binario y luego repite la cuenta), selecciona la entrada del multiplexor y tambin del multiplexor, de manera tal que cada salida del demultiplexor conecta a los diodos LED de vigilancia de cada puerta Cuando el demultiplex selecciona una salida (en nivel bajo) el diodo LED correspondiente es iluminado y esta situacin se produce, cundo para una determinada seleccin del MUX y del DEMUX el contacto correspondiente de la seleccin este en posicin abierta. CIRCUITOS COMPARADORES DE MAGNITUD Son circuitos lgicos combinacionales que comparan dos cantidades binarias de entrada y genera salidas que indican que palabra tiene la mayor magnitud. Los datos o palabras no tienen signo. Veamos un comparador para palabras de cuatro bit: Entradas de datos Smbolo IEE/ANSI A3 A2 A1 A0 IA>B IA<B IA=B B3 B2 B1 B0 P0 P1 P2 P3 P<Q P=Q P>Q Q0 Q1 Q2 Q3 0 COMP P 3 < = > 0 Q 3 74HC85 P<Q P=Q P>Q

Comparador de magnitud de cuatro bits 74HCC85

Entradas en cascada

QA>B QA<B

QA=B

Salidas

Tabla de la verdad Comparacin de entradas

A3, B3 A3> B3 A3< B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A3= B3 A2, B2 X X A2> B2 A2< B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A2= B2 A1, B1 X X X X A1> B1 A1< B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A1= B1 A0, B0 X X X X X X A0> B0 A0< B0 A0= B0 A0= B0 A0= B0 A0= B0 A0= B0

entradas en cascada
IA> B IA< B IA= B X X X X X X X X X X X X X X X X X X X X X X X X H L L L H L X X H L L L H H L

salidas
QA> B QA< B QA= B H L L L H L H L L L H L H L L L H L H L L L H L H L L L H L L L H H H L L L L

___________________________________________________________________ 45 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------Para comprender el funcionamiento del circuito, veremos las funciones logicas de comparacin de un bit y el circuito digital que lo resuelve. Comparacin digital de 1 bit A= B E = 1 A B E= 0 A> B C = 1 A= B C= 0 A<B D = 1 A= B D= 0

E = (A.B+A.B)

C = A.B

D = A.B

Circuito para comparacin del bit n Dn =An.Bn

An Bn En = (An Bn + An Bn)

Cn =An An

Para comparar nmeros binarios de mas de un bit debe cumplirse: A=B E = E3 .E2 .E1 .E0 (producto logico de la comparacin de los bits) E = 1 para A = B ; E = 0 para A B C = A3 B3 +E3 A2 B2 +E3 E2 A1 B1 +E3 E2 E1 A0 B0 C = 1 si A > B. si A< B o A = B C = 0 D = A3 B3 +E3 A2 B2 +E3 E2 A1 B1 +E3 E2 E1 A0 B0 D = 1 si A< B. si A> B o A = B D = 0

A> B

A< B

Los comparadores se utilizan como parte de la circuiteria para la decodificacin de direcciones, empleada en las computadoras para seleccionar un dispositivo especifico de entrada/ salida o un area de memoria para guardar o recuperar un dato. Estos dispositivos comparan la direccin generada por la CPU con la que esta conectado; si ___________________________________________________________________ 46 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ---------------------------------------------------------------------------------------------------------son iguales, la salida A = B del comparador activa el dispositivo correspondiente a esa direccin. Tambin se aplican en sistemas de control, donde el numero binario que representa una variable fsica sobre la que se ejerce el control (posicin, velocidad etc. ) se compara con un valor de referencia. Las salidas del comparador se emplean para accionar la circuiteria que maneja la variable fsica con la finalidad de llevarla hacia el valor de referencia. GENERADOR DE PARIDAD / COMPROBADOR DE PARIDAD Este sistema se utiliza en la transmisin de datos binarios para detectar si hubo errores (ruido) durante la transmisin por el canal de comunicaciones. El sistema consiste en detectar la paridad (par o impar) de los bits de datos y agregar o no un bit en el canal de comunicaciones. Por ejemplo si tenemos el dato 1010 y si el sistema adoptado es de paridad par, entonces como el dato tiene paridad par, solo se agrega un bit con valor 0. Si hubiramos adoptado el sistema con paridad impar , tendramos que haber agregado al dato, un bit con valor 1. dato Bit de paridad Tipo de paridad 1010 0 Paridad par 1010 1 Paridad impar Vamos a desarrollar un circuito que genera el bit de paridad (quinto bit) para una informacin de palabras de cuatro bits.

A0 A1 A2 A3 P'

Quinto bit P1

Si transmitimos con paridad par, entonces hacemos P = 1 resulta P1 = 0 Si transmitimos con paridad impar, hacemos P = 0 resultando P1 = 1 En este caso con cada palabra de cuatro bits, agregamos un bit mas que resulta el bit de paridad. Del lado del receptor tenemos como comprobador de paridad un circuito similar con cinco entradas A0 A1 A2 A3 P1. Si no hay errores, entonces en la salida P2= 1. Si durante la transmisin la paridad par de los cinco bit cambio en uno de ellos, entonces P2= 0 y detecta un error de transmisin. Si hubiramos transmitido con paridad impar, la transmisin correcta se detecta con P2= 0 y si P2= 1, detecta un error de transmisin. ___________________________________________________________________ 47 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli

UTN REG. SANTA FE ELECTRONICA ING. ELECTRICA 5-3- Subsistemas digitales en circuitos integrados combinacionales ----------------------------------------------------------------------------------------------------------

En la prxima figura, se representa bsicamente el sistema de transmisin con el agregado del quinto bit de paridad

Generador de informacin

Receptor de informacin

P=0 (impar) P =1 (par) P

A0 A0 A0 A0 P

P1

A0 A0 A0 A0 P

P2

Generador de bit de paridad

Comprobador de bit de paridad

___________________________________________________________________ 48 Apunte de ctedra Autor: Ing. Domingo C. Guarnaschelli