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Facultad
Curso
Laboratorio de Microelectrnica
Profesor
Trabajo
Tema :
Alumno
Ingeniera Electrnica
Laboratorio 1
INFORME PREVIO
Resolver las preguntas planteadas (1-4) y que sern presentadas en el Informe
Final.
1) Presentar en el laboratorio el LAYOUT realizado del inversor (inv.msk).
Considerar para el layout el esquema de la Fig. A y la Fig. B del diagrama
de barras (STICK). Tratar de conseguir un layout de dimensiones mnimas.
Diagrama Stick
Corte 2D
Vista 3D
3) Extraer
la
descripcin
CIR
(Spice)
y
la
descripcin
CIF
(CaltechIntermediateForm) del inversor. En cada caso establecer las reglas
principales de sintaxis y describir sus contenidos. Buscar en internet la
informacin necesaria.
Los archivos CIF (Caltech Intermediate Form) proporcionan informacin sobre los
componentes del diseo que grficamente se realizan en base a figuras geomtricas como
polgonos y lneas de los cuales se definen las coordenadas de cada uno de sus vrtices.
Las reglas establecen que:
La lnea que contiene DS muestra si hay una escala a tener en cuenta, esto permite
procesar dimensiones inferiores a las micras.
Los polgonos (P) deben tener al menos tres puntos. Un polgono cualquiera de ms
puntos es aceptado.
DESCRIPCION CIF
DS 1 1 1;
9 topcell;
L 1;
P -12500,26625 -8875,26625 -8875,28875 -12500,28875;
L 19;
P -10150,27600 -9850,27600 -9850,27900 -10150,27900;
P -6400,27600 -6100,27600 -6100,27900 -6400,27900;
P -12275,26850 -11975,26850 -11975,27150 -12275,27150;
P -11400,27600 -11100,27600 -11100,27900 -11400,27900;
P -7650,27600 -7350,27600 -7350,27900 -7650,27900;
L 13;
P -7000,26125 -6750,26125 -6750,28500 -7000,28500;
P -10750,26125 -10500,26125 -10500,28500 -10750,28500;
P -10750,25875 -6750,25875 -6750,26125 -10750,26125;
P -8750,25625 -8500,25625 -8500,25875 -8750,25875;
L 23;
P -11625,27375 -10875,27375 -10875,28125 -11625,28125;
P -12500,26625 -11750,26625 -11750,27375 -12500,27375;
P -7875,28000 -7125,28000 -7125,28125 -7875,28125;
P -10375,27500 -7125,27500 -7125,28000 -10375,28000;
P -10375,27375 -9625,27375 -9625,27500 -10375,27500;
P -6625,27375 -5875,27375 -5875,28125 -6625,28125;
P -10375,28000 -9625,28000 -9625,28125 -10375,28125;
P -6375,28125 -5875,28125 -5875,29375 -6375,29375;
P -8875,28000 -8375,28000 -8375,28500 -8875,28500;
P -7875,27375 -7125,27375 -7125,27500 -7875,27500;
P -11625,28125 -11125,28125 -11125,29375 -11625,29375;
L 2;
P -7875,27375 -7000,27375 -7000,28125 -7875,28125;
P -12500,26625 -11750,26625 -11750,27375 -12500,27375;
P -7000,27375 -6750,27375 -6750,28125 -7000,28125;
P -6750,27375 -5875,27375 -5875,28125 -6750,28125;
P -10500,27375 -9625,27375 -9625,28125 -10500,28125;
P -11625,27375 -10750,27375 -10750,28125 -11625,28125;
P -10750,27375 -10500,27375 -10500,28125 -10750,28125;
L 16;
P -8125,27125 -6750,27125 -6750,28375 -8125,28375;
P -12750,26375 -11500,26375 -11500,27625 -12750,27625;
P -7250,27125 -6500,27125 -6500,28375 -7250,28375;
DESCRIPCION CIR
CIRCUIT
C:\Users\Rapahel\Desktop\PREVIO
1\INVERSOR.MSK
*
* IC Technology: ST 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
micro\layouts
previo
.END
4) Para circuitos digitales CMOS mostrados en las Figuras 1,2,3. Analizar y hallar
la funcin lgica de salida de los circuitos. Presentar el LAYOUT como mnimo de
UNO de ellos y corroborar su funcin lgica mediante simulacin. Medir el AREA
del layout y hallar la frecuencia MXIMA de operacin.
Para poder hallar su funcin lgica se proceder a hacer una tabla de estados con las
tres entradas S, ln1, ln2 y la salida F.
Para la Figura 1:
S ln1 ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Su ecuacin la cual se halla por Karnaugh es:
F = (/In1)*S + (/In2)*(/S)
Para la Figura 2:
Para la Figura 3:
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
Y=D.C+ D.B+B.C
B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
X
1
1
1
0
1
1
1
0
1
0
0
0
1
0
0
0
Y
1
1
1
0
1
0
0
0
1
1
1
0
1
0
0
0
X=D.C+A.D+ C.A