Active-HDL Student Edition se basa en la versin 9.1 (construir 2353.4205, 24/10/2011).

. Esta edicin ofrece muchas nuevas caractersticas y mejoras para aumentar la productividad. La edicin de estudiante pretende proporcionar a los estudiantes mejor herramientas para su trabajo de curso y proyectos. Active-HDL Student Edition tiene un tipo de carga-and-go de mecanismo de licencia. Esto permitir a los alumnos a utilizar la herramienta inmediatamente despus de la instalacin. No tienen que registrar el producto con el fin de obtener la licencia. Sin embargo, construir Active-HDL Student Edition tiene la validez hasta el 31 de diciembre de 2013. Despus de la construccin, es la ltima versin de Student Edition puede descargarse desde el sitio web de Aldec haciendo simplemente registrarse. Active-HDL Student Edition es limitado en cuanto a caractersticas en comparacin con una versin comercial del Active-HDL. Consulte la limitaciones de la edicin de estudiante seccin para ms detalles.

Qu es nuevo en la versin 9.1?

El siguiente es un breve resumen de nuevas caractersticas y cambios introducidos a la versin comercial del Active-HDL 9.1:

Concesin de licencias

Active-HDL 9.1 requiere validacin de su contrato de mantenimiento vigente. La ltima versin requiere un contrato de mantenimiento vlido a partir del 01/09/2011. Para obtener ms informacin, consulte la Mantenimiento de licencia seccin de la licencia captulo. Se han introducido cambios en las caractersticas de la licencias. Estos cambios no toman ninguna funcionalidad de la configuracin existente o conjunto de herramientas y se hacen con el fin de mejorar el tiempo de lanzamiento del producto y reducir al mnimo el tiempo de consultar las caractersticas. Sin embargo, es necesaria una licencia actualizada con el fin de aprovechar plenamente el ActiveHDL 9.1.

Caractersticas de la licencia Banco Asitico de desarrollo a la conversin de la CTF Banco Asitico de desarrollo a la conversin de la CTV Banco Asitico de desarrollo a la conversin de LST Banco Asitico de desarrollo a la conversin de la Macro Banco Asitico de desarrollo a la conversin de SES Banco Asitico de desarrollo a la conversin de TSSI Banco Asitico de desarrollo a la conversin de VCD Funciones de conversin de Puerto de la entrada-salida de BDE Seguir objeto Handel-C cdigo depuracin Verilog Co-simulacin Handel-C Handel-C Co-simulacin VHDL HDE reproductor de acciones de usuario Grabadora de acciones de usuario HDE Verilog HDE HDE VHDL Soporte de archivos de OVA Soporte de archivos PSL

Cambios Se fusionaron en la entrada del diseo

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Combinado en BDE Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo Se fusionaron en la entrada del diseo

Importacin Actel Coreconsole diseo Proyectos de importacin Altera Quartus Importar Altera SOPC simulacin Script Proyecto de importacin Mentor Modelsim Importar proyecto Pro Synplify/Synplify Proyecto de Viewlogic de importacin Importar la secuencia de comandos de simulacin Xilinx EDK Proyecto de Xilinx ISE de importacin Diagrama de estado multiproceso VHDL generador

Combinado en nueva importacin 3 herramientas Combinado en nueva importacin 3 herramientas Combinado en nueva importacin 3 herramientas Combinado en nueva importacin 3 herramientas Combinado en nueva importacin 3 herramientas Combinado en nueva importacin 3 herramientas Combinado en nueva importacin 3 herramientas Combinado en nueva importacin 3 herramientas Combinado en el FSM Novedad en 9.1 - todas las funciones de importacin ahora son controlados por una caracterstica (excepto la importacin de la Fundacin de Xilinx) Se fusionaron en la entrada del diseo Combinado en simulacin de Verilog (velocidad depende de la configuracin) Nueva caracterstica en 9.1 - capacidad nos Database de cobertura de cdigo unificado (dependiendo de la configuracin) Novedad en 9.1 - capacidad para simular Altera Verilog IP con una licencia nica VHDL (caracterstica de licencia opcional)

3Er partidos herramientas de importacin

Scripts TCL Verilog RTL y optimizacin de rendimiento de puerta

Base de datos unificada de cobertura (ACDB)

Altera (simulador de Verilog IP con licencia nica simulador VHDL)

Active-HDL requiere ver FlexNet. 11.9.1. Las caractersticas de la licencia seleccionadas cuando a partir del entorno de simulacin de VSimSA se puede especificar en el archivo license.ini de la subcarpeta \Dat . Para seleccionar la configuracin de la licencia, modifique la lnea siguiente en el license.ini: caracterstica de vsimsa por defecto = El valor proporcionado en el archivo de configuracin puede ser ACTIVEHDL_VSIMSA_EE (experto edicin EE) o ACTIVEHDL_VSIMSA (Plus edicin PE), por ejemplo: caracterstica de vsimsa por defecto = ACTIVEHDL_VSIMSA. Cuando no se especifica, la funcin ms alta de licencia disponible es trada/utilizada.(SPT50899)

La configuracin de la licencia con la que VSimSA se ha iniciado, puede determinarse mediante el nuevo comando de macro checklicense.

Compilador y simulador
Nota: Debido a los cambios internos en el compilador y el simulador, as como las actualizaciones en las bibliotecas de la herramienta de terceros, todas las bibliotecas definidas por el usuario deben ser recompiladas despus de la instalacin de Active-HDL 9.1. El programa de instalacin de la versin 9.1 entrega e instala las actualizaciones sistema y bibliotecas especficos del proveedor que no requieren recompilacin despus de instala el Active-HDL. Todos los diseos existentes no tendr ningn problema asociado a recompilar las bibliotecas. Si actualiza Active-HDL para versin 9.1 y no volver a compilar sus bibliotecas de diseo, se mostrar el siguiente mensaje de error en la ventana de la consola : # ELBREAD: ADVERTENCIA: archivos creados por la antigua versin del compilador encontr. # ELBREAD: Error: '<library_name> ' de biblioteca tiene formato incompatible. Recompilar todas las unidades de biblioteca.

Especificacin de nombres jerrquicos

La especificacin de nombres de ruta jerrquica registrados y aceptados por el entorno de simulacin se ha estandarizado. Con este lanzamiento, todos los nombres jerrquicos absolutos deben comenzar con el separador de jerarqua, seguido por el

nombre de la unidad de nivel superior, por ejemplo /testbench/UUT/START. (Anteriormente, fue omitido el nombre de la unidad de nivel superior). Una ventaja de esta solucin es la unificacin en la notacin de los nombres jerrquicos y la eliminacin de ambigedades que pudiera aparecer al utilizar mltiples unidades de nivel superior durante la simulacin. Para obtener ms informacin, consulte la usando Active-HDL | Nombres jerrquicos tema de la ayuda de Active-HDL. El uso de los nombres jerrquicos relativos con una referencia a la regin de diseo definida mediante el comando env permanece sin cambios. Algunos macros o cdigo HDL usando nombres ambiguos jerrquicos para simulaciones de mdulo de nivel superior puede requerir una actualizacin.

Todas las herramientas de depuracin (flujo de datos avanzada, reloj, visor de memoria, visor de forma de onda, Editor de HDL, etc.) trabajan en las GUI modo presentes jerrquicas rutas absolutas como los caminos jerrquicas estandarizados. Del mismo modo, los caminos jerrquicos devueltos por el simulador de comienzan con el separador de jerarqua, seguido por el nombre de la unidad de primer nivel. El carcter utilizado para separar los niveles de jerarqua en caminos jerrquicas se puede cambiar usando la nueva variable $hierarchyseparator. Los separadores permitidos son una barra diagonal (/) o un punto (.). De forma predeterminada, se utiliza el carcter de barra diagonal como el separador de la jerarqua. Esta variable es equivalente a la opcin de separador de la jerarqua de uso en el cuadro de dilogo preferencias .

Simulacin y compilacin de VHDL

Simulacin de expresiones de concatenacin ha sido optimizado. Esta optimizacin dio lugar a la simulacin reducido tiempos para diseos usando IP Altera de ejecucin. (SPT48401) Resultados de simulacin de VHDL disea con usos particulares de la espera hasta que las construcciones se ha mejorado.(SPT49537) Los nombres de los procedimientos de fuerza y noforce (disponibles en el paquete de aldec_tools de la biblioteca de aldec preinstalado) se han convertido en force_signal y noforce_signal, respectivamente. El cambio se ha introducido como fuerza es la palabra clave reservada de IEEE Std 1076 -2008. (SPT60751) Soporte para VHDL 2008 (IEEE Std 1076 -2008) se ha ampliado continuamente. Se admiten las siguientes novedades en VHDL 2008 en esta versin de ActiveHDL: Matrices de elementos sin restricciones son compatibles. Type T is array (entero gama < >) de bit_vector; Tenga en cuenta que la declaracin prev restricciones ni para las dimensiones de la matriz ni el tipo de elemento. (Dimensiones de la matriz sin restricciones fueron permitidas por versiones anteriores de VHDL; elementos sin restricciones es una

nueva caracterstica de IEEE Std 1076 -2008). Todos los objetos de tipo T deben estar limitados eventualmente. Las restricciones pueden aplicarse en una declaracin de objeto o en una declaracin de un subtipo del tipo T, por ejemplo: --restricciones aplicadas en declaracin de objeto seal s1: T (0 a 1) (15 downto 0); --restricciones aplicadas a un subtipo subtipo ST es T (0 a 1) (15 downto 0); seal s2: ST; Tipos ms complejos pueden estar limitados en etapas, por ejemplo: --Un tipo T1 de la matriz sin restricciones con bit_vectors sin restricciones. tipo T1 es el arreglo (entero gama < >, < > gama de entero) de bit_vector; --Un tipo de matriz sin restricciones con elementos sin restricciones de tipo T1. Type T2 is array (entero gama < >) de T1; --Iniciar con tipo T2 y aplicar restricciones a las siguientes dimensiones --hasta que se reciba un subtipo totalmente restringido ST4. subtipo ST2 es T2 (1 a 2); subtipo ST3 es ST2(open) (1-2, 1-2); subtipo ST4 es ST3(open)(open) (7 downto 0); --Declarar dos seales. --Subtipo ST3 no est completamente limitado, por lo que los desaparecidos --restricciones deben presentarse en la declaracin del objeto. seal s1: ST4; seal s2: ST3(open)(open) (7 downto 0); Note el uso de la palabra clave abierta para indicar que la dimensin ya se ha visto limitada.(SPT47326)

Todos pragmas VHDL puede etiquetarse. Pragmas estn marcados de manera similar a otros Estados, es decir, una etiqueta seguida de dos puntos se coloca delante el pragma (y detrs de la marca de comentario): --FOO: vhdl_cover_off Informe ("cdigo VHDL dentro pragmas vhdl_cover_off / vhdl_cover_on."); --FOO: vhdl_cover_on Un etiquetado pragma se comporta igual que un pragma sin etiqueta, salvo que puede desactivarse en tiempo de compilacin mediante el uso del - ignore_pragma <pragma_label> argumento del comando acom. Por ejemplo, para deshabilitar el pragma etiquetado FOO en el listado arriba, usted podra invocar el compilador como sigue: Acom-ignore_pragma FOO file.vhd Cualquier pragma puede ser ignorado, no slo vhdl_cover_off. Por ejemplo, podra

marcar e ignorar selectivamente vhdl_comp_on y directivas pragma vhdl_comp_off. (Los pragmas desactivar la compilacin de un bloque cerrado). (SPT48050)

Se admite un tipo de registro o un subtipo de elementos sin restricciones. --Un tipo de matriz sin restricciones T1_unconst, celebracin de bits sin restricciones. Type T1_unconst is array (rango natural < >, < > rango natural) de broca; --Un tipo de matriz sin restricciones T2_unconst, manteniendo los elementos sin restricciones de tipo T1_unconst. Type T2_unconst is array (< > gama de caracteres) de T1_unconst; --Un tipo de registro de elementos sin restricciones. es de tipo REC registro Elem1: T1_unconst; Elem2: T2_unconst; registro de final; Ya que los elementos del registro no estn limitados, un objeto del tipo REC debe estar limitado en la declaracin de una objeto o en una declaracin de un subtipo del tipo REC.(SPT50387)

La funcionalidad de la - relajarse el argumento de la acom comando (es decir, el argumento de que relaja varios requisitos de LRM) se ha ampliado para permitir declarar atributos de la entidad dentro de una arquitectura de esa entidad. Esta funcionalidad es necesaria para compilar algunos modelos de bibliotecas de proveedor seleccionado. (SPT49762)

Simulacin y compilacin de Verilog

Se ha modificado el valor predeterminado estndar para la compilacin iniciado desde la GUI.Ahora, el compilador se ajusta por defecto al estndar IEEE 1364 2005. El compilador de Verilog reconoce las siguientes palabras clave en todos los modos de trabajo (excepto Verilog 95, es decir, el conjunto de modo de compilacin con v95 argumento de la opcin de GUI equivalente o el comando alog): configuracin, endconfig, diseo, ejemplo, celular, uso y liblist. Si utiliza en cdigo fuente, las palabras clave disparar un error (excepto el modo de Verilog 95) porque ActiveHDL an no soporta configuraciones de Verilog. El mensaje de error real depende del contexto donde se utiliza la palabra clave, es decir: No se admiten sin embargo configuraciones de Verilog. o ' % s' es una palabra clave de Verilog 2001 Si su cdigo Verilog pasa a utilizar las palabras clave mencionadas, dejar de compilar. Biblioteca refrescante no podr tampoco. En este caso, usted tendr que ya sea: -cambiar los nombres de identificador y recompile, o -ejecutar la compilacin en el modo de Verilog 95.

La ltima opcin slo funcionar si no se utilizan construcciones fuera del alcance de IEEE Std 1364-1995. SystemVerilog compilacin y simulacin (slo para construcciones de diseo)

Variables de automtico pueden hacer referencia a las funciones y tareas PLI

predefinidas o definidas por el usuario. Anteriormente, slo las variables estticas podran pasar como argumentos para estas subrutinas. (SPT50706)

Parmetros interfaces virtuales y parametrizar clases que contienen las interfaces como sus miembros protegidos pueden compilarse por separado.(SPT60377) Constantes referencias son ahora soportados.(SPT47858) Declaraciones de interfaces pueden anidarse dentro de mdulos.(SPT48434) Interfaces virtuales se pueden declarar en el marco de la unidad de compilacin. Literales de la estructura que contiene claves son compatibles. Por ejemplo, la siguiente asignacin a la estructura de la s con dos campos de nmero entero llamado x y y ahora es posible: s = ' {x: 2, y:3}; Anteriormente, slo un literal sin llaves (s = ' {2,3};) podran utilizarse.(SPT47049)

El tipo de ndice de comodn (*) para arreglos asociados es totalmente compatible. En las versiones anteriores, el ndice de comodn fue emulado utilizando el tipo de reg [511:0]. Eventos pueden pasar como argumentos tarea.(SPT48955) Eventos se pueden pasar por referencia. Evento fusin es totalmente compatible. En la versin anterior de Active-HDL, evento fusin fue apoyado slo para eventos que fueron declarados como miembros de la clase dinmica. Arreglos dinmicos de eventos son compatibles. La asignacin de matrices de tamao fijo a matrices dinmicas o coletas y viceversa es compatible con matrices unidimensionales. Parte selecciones estn disponibles para las colas. Se aplica una limitacin - una seleccin de parte de cola no se puede pasar como argumento para una tarea de sistema, como la tarea de $display. Colas de cadenas son ahora soportadas. Ahora pueden definir parmetros para ser de tipo string. Previamente, estos parmetros no contaron con el apoyo. (Constantes de cadena deban ser utilizado como una solucin). (SPT46696)

Se admite la inicializacin en la declaracin de matrices multidimensionales de llenas. Se admiten matrices multidimensionales de llenas siendo elementos de estructuras llenos.(SPT47170) Usando las constantes de tiempo de compilacin no, por ejemplo, genvar, parmetro, constante, en nombres jerrquicos ahora soporta.(SPT17331, SPT18965, SPT19609, SPT46003, SPT48584, SPT48960, SPT49444, SPT49623, SPT50787) Expresiones de la constante no se pueden utilizar como los operandos multiplicador en una operacin de replicacin de la cadena, por ejemplo: int i = 3; string CAD = {i {"rep"}}; / / str = "rep representante de rep" En versiones anteriores del compilador, la operacin anterior generara un error de sintaxis.

El formato de %p para las familias $display y $write de tareas se puede utilizar con un campo opcional de 0, por ejemplo: $display ("0% p", hndl); Este campo indica que propiedades anidadas no deben ser impresa de forma recursiva. Si el mango de la clase de hndl contiene propiedades que son instancias de clase, sern salida como < asa clase > o null. Un ejemplo de salida de %p podra ser como sigue: ' {i:1, c1:'{foo:0, bar: 0, baz:'{0, 0, 0, 0}}, c2:'{foo:0, bar: 0, baz:'{0, 0, 0, 0}}, c3:null} Utilizando el especificador de formato (0% p) 0 limitara la salida de la siguiente manera: ' {1, manija de la clase del < >, < manija de clase >, null}

Prototipos de funcin y tarea ahora son aceptadas en modports.(SPT46383) Circular ' incluyen la dependencia no se considera un error de compilacin. En caso de que se detecte una inclusin circular, el compilador informa una advertencia adecuada y contina la compilacin. En caso de que se produce una inclusin infinita, el usuario puede identificar la fuente del problema consultando el mensaje de advertencia. Anteriormente, en la compilacin de tal casos se detuvo. (SPT49568) Error reporting en caso de encontrar declaraciones duplicadas en los archivos de cdigo fuente Verilog/SystemVerilog mejor. Junto con un mensaje de error, el compilador informa de una referencia a la ocurrencia anterior de la declaracin. Haga doble clic en este mensaje se abre el archivo de origen en la ubicacin que se

hace referencia. Esta caracterstica es especialmente til cuando los recursos de diseo estn almacenados en varios directorios.

Mensaje de advertencia de tiempo la compilacin "lazo blanco tb.UUT no ha sido

encontrado. Usando ciego compilacin."que apareci cuando una unidad no declarada fue atada al proyecto usando el constructor de lazo fue cambiado a" lazo blanco "tb.UUT' no se encuentra. Las reglas de conexin se verificar durante la elaboracin. "

La comprobacin de sincronizacin del sistema de $recovery se puede utilizar segn la sintaxis similar a $recrem: $recovery (reference_event, data_event, removal_limit, recovery_limit, [notificador], [tstamp_cond], [tcheck_cond], [delayed_clk], [delayed_data]); Es una extensin de fuera de la norma que fue implementada para mejorar la comodidad del usuario. La sintaxis describe en el IEEE Std 1800 2009 estndar, es decir, sin argumento de removal_limit tambin se puede utilizar: $recovery (reference_event, data_event, timing_check_limit, [notificador]]); (SPT60773)

El $urandom() y las funciones del sistema $urandom_range().(SPT60502)

Afirmaciones de SystemVerilog

Ahora hay soporte para las tareas de sistema de control afirmacin $assertkill, $asserton y $assertoff.(SPT46060, SPT47127, SPT47861)

Simulacin y compilacin de lenguajes

Lazo de la construccin de SystemVerilog es compatible y puede ser utilizado para atar SystemVerilog cdigo de verificacin a unidades VHDL. Sintaxis de la instruccin consiste en las palabras de bind seguida por un objetivo VHDL y una instancia del mdulo de SystemVerilog. El objetivo de atar puede ser un nombre jerrquico VHDL o entidad VHDL. La creacin de instancias de mdulo consta de un identificador de mdulo, una asignacin de valor de parmetro opcional, un nombre de instancia y una lista de conexiones del puerto. El ejemplo siguiente muestra el enlace a la instancia VHDL de top.uut. (SPT51137) enlazar top.uut vcheck vcheck_1 (clk, d, q); Al enlazar a una entidad, utilice el nombre de la entidad (por ejemplo flp) en lugar del nombre de la instancia, por ejemplo: enlazar flp vcheck vcheck_1 (clk, d, q); La declaracin anterior unir el vcheck unidad a todas las instancias de la entidad de flp. (SPT48610, SPT48860, SPT49076, SPT49077)

Simulador y compilador de lotes

La funcin completar automticamente se ha implementado en el smbolo del VSimSA. La nueva opcin facilita el uso de comandos incorporados y puede predecir:

Los nombres de los comandos de macro Los nombres de archivos y carpetas que los argumentos de los comandos incorporados.

Presionar la tecla Tab en la consola de VSimSA muestra los nombres de coincidencia de elementos basados en sus letras iniciales en el sistema del smbolo.(SPT46266)

Depurador

La ficha de Cubrir los puntos de interrupcin se ha agregado al cuadro de dilogo puntos de interrupcin . En la nueva ficha, puede manipular todos los puntos de interrupcin prendieron las declaraciones de la cubierta mediante el comando de macro de bc, por ejemplo deshabilitar temporalmente, activar, o eliminar un punto de interrupcin o cambian las condiciones que desencadenan el punto de interrupcin.

Base de datos de simulacin

Bases de datos de simulacin (*.asdb) pueden ser creados, manipulados, fusionadas o adquiridos desde la lnea de comandos usando la nueva funcionalidad del comando asdbman.Consulte la seccin de secuencias de comandos para obtener informacin adicional. (SPT15297) La disposicin de datos en la base de datos de simulacin se ha optimizado que resulta sensiblemente menor tamao del archivo del Banco Asitico de desarrollo. La reduccin de tamao depende el diseo y la seleccin de seales grabadas. Usted puede esperar archivos recin grabados del Banco Asitico de desarrollo que la mitad de la media en comparacin con el Banco Asitico de desarrollo archivos grabados en la versin anterior de Active-HDL. Sin embargo, en los escenarios de uso seleccionado, por ejemplo cuando slo unas pocas seales se registran, puede reducirse el tamao del archivo Banco Asitico de desarrollo en dos rdenes de magnitud. Active-HDL, versin 9.1 todava puede cargar archivos de Banco Asitico de desarrollo registrados por las versiones anteriores del software (por ejemplo, Active-HDL versin 8.3). Sin embargo, las versiones ms antiguas de Active-HDL (e.g. versin 8.3) no sern capaces de leer los archivos del Banco Asitico de desarrollo registrados por la versin de Active-HDL 9.1 o posterior.

Se ha reducido la cantidad de memoria asignada por el mdulo de grabacin de seales a la base de datos de simulacin (BAsD).

Base de datos unificada de cobertura

Se ha introducido el nuevo formato de almacenamiento de informacin unificado de la base de datos de cobertura - base de datos de cobertura de Aldec (ACDB). ACDB actualmente puede almacenar los siguientes tipos de cobertura (el soporte para otros tipos de cobertura est pendiente):

Cobertura de la declaracin Cobertura de la rama

El formato unificado permite intercambiar bases de datos con datos de cobertura entre productos de Aldec, combinar los resultados de la cobertura, ver y generar informes con estadsticas de cobertura. Las principales novedades de la nueva base de datos son:

Control dinmico de datos de cobertura durante la simulacin con acdb nuevo claro, acdb desactivar, activar acdb, acdb apagado y acdb guarde comandos.Consulte la seccin de secuencias de comandos para obtener ms informacin. Posibilidad de guardar datos de tipos diferentes de cobertura en la misma base de datos durante la simulacin Posibilidad de combinar datos de cobertura de simulacin mltiples topa con una base de datos acumulativa (casos de uso temporal, espacial y heterognea) Informes de generacin de HTML para anlisis avanzado de estadsticas de cobertura La API de C-basado (compatible con cobertura interoperabilidad Accellera unificado estndar) permite construir procedimientos para el anlisis de la cobertura, personalizar el proceso de informe, transferencia de datos de cobertura de herramientas externas en Aldec simulador, etc..

ACDB la base de datos puede almacenar los datos de cobertura de la simulacin todo o puede contener una instantnea en cualquier momento del proceso de simulacin. Recopilar datos de cobertura, el modo de depuracin debe habilitarse durante la compilacin de archivos de cdigo fuente VHDL y Verilog (pasar el argumento - dbg de los comandos de acom o alog) y luego iniciar la simulacin con el argumento acdb del comando asim. Para obtener ms informacin, consulte el tema de la Cobertura de la base de datos en la documentacin en lnea. (SPT50527)

Cobertura de declaracin/rama

Generacin de texto y HTML informes de cobertura declaracin estadstica se ha mejorado para permitir excepto lneas cubiertas e incluyendo el contexto de las lneas no estn incluidos en el informe.(SPT46241, SPT46190, SPT46242)
Ficha de los subprogramas se ha agregado al espectador de cobertura de cdigo. La

nueva ficha reemplazar la pestaa de subprogramas inusitados y ahora presenta estadsticas para las dos categoras de subprogramas: subprogramas que fueron ejecutadas al menos una vez durante la simulacin (utiliza subprogramas) y para aquellos que no se han ejecutado en absoluto durante la simulacin (subprogramas no utilizados). Adems, si se declara un subprograma en librera externa, su nombre est precedido por el nombre de esta biblioteca. De lo contrario, si el subprograma reside en la biblioteca de trabajo actual, su nombre no se presenta. (SPT18514)

Herramientas para navegar por los resultados de la cobertura en el visor de cobertura de cdigo fueron mejorados. Los botones de navegacin disponibles para diferentes tipos de resultados dependen de la seleccin realizada en el cuadro Buscar por lista. Al examinar los resultados por expresiones, dos botones estn disponibles para la navegacin a la lnea siguiente/anterior con los datos de cobertura de la expresin. Al navegar por rama, bloqueo Declaracin de tipos de cobertura, cuatro botones estn disponibles para las lneas siguientes o anteriores, cubiertas o no cubiertas.

Cobertura de la ruta

En versiones anteriores, la columna de la fuente de un informe de cobertura de ruta contiene slo una porcin de cdigo que muestran las expresiones ms anidadas y explcitas mientras que condiciones los padres fueron asumidas que se omite en el informe. Ahora, la columna de origen tambin puede contener informacin sobre todo implcitas o las expresiones condicionales que forman caminos programa individual. Adems, el cdigo fuente presentado en eso con el formato de la columna y la sangra de lnea corresponde a niveles de anidamiento de las expresiones condicionales en cdigo de fuente VHDL original. Las lneas adicionales que muestran condiciones parentales se divulgan si est habilitada la opcin de profundidad anidados disponible en la categora de Expresin/ruta cobertura del cuadro de dilogo Configuracin de diseo o cuando el - pac_nested_depth se pasa el argumento del comando asim. Consulte la seccin de secuencias de comandos para obtener informacin adicional.

Integracin con herramientas de verificacin de Aldec

Active-HDL ofrece una nueva caracterstica que permite proyectos moverlos de Active-HDL para otros productos de Aldec (ALINT y Riviera-PRO). La interfaz puede lanzar sus diseos en las herramientas basadas en las opciones especificadas en el Active-HDL. Esto permite la conmutacin entre Aldec productos dedicados para las etapas de diseo diferente, an compartiendo los mismos recursos de diseo. Tenga en cuenta que los archivos especficos del producto se almacenan por separado, que los protege de ser sobrescritos o eliminado por error. Se admiten los siguientes productos de Aldec:

ALINT Riviera-PRO Active-HDL VSimSA Riviera-PRO VSimSA

Hay dos modalidades de funcionamiento: automtico (basado en las opciones especificadas en el cuadro de dilogo de Configuracin de diseo ) y manual (todas las acciones son controladas por una secuencia de comandos personalizada). Para obtener ms informacin, consulte los temas de Verificacin de diseos en ALINT y Simulacin de lanzamiento en Riviera-PRO/VSimSA de la ayuda de producto ActiveHDL (ayuda | Ayuda del producto). (SPT47012, SPT47150, SPT47266, SPT47508, SPT47726, SPT48023, SPT50601, SPT50602, SPT60476, SPT60727)

Bibliotecas
Se implementaron los siguientes cambios generales a las bibliotecas con Active-HDL 9.1:

Todas las bibliotecas del proveedor de Verilog han sido renombradas. En las versiones anteriores, el prefijo "OVI_" fue utilizado en los nombres de las bibliotecas. En la versin actual, se utiliza el sufijo "_VER". El cambio introducido a los nombres de las bibliotecas puede afectar la adecuada recopilacin y simulacin de antiguos diseos emigr a la versin 9.1. Configuracin de diseos y (re) fuentes donde se especifican las bibliotecas de proveedor, por ejemplo los argumentos pasados a las alog o asim comandos definidos por el usuario macros, las opciones en las Propiedades del archivo (fichacompilar ) o cuadros de dilogo de Configuracin de diseo (categoras deCompilacin/simulacin de Verilog ) bibliotecas especificados en la ficha de bibliotecas del cuadro de dilogo Opciones de sntesis generaron automticamente secuencias de comandos, etc. puede requerir actualizaciones adicionales. El cambio no se aplica a las bibliotecas de simulacin dedicadas a la tecnologa de enrejado.

Se han introducido las siguientes actualizaciones al sistema y bibliotecas especficas del proveedor:

Nuevas bibliotecas de simulacin Implementacin 1. Altera Quartus II 11.1 SP1 (ALTERA_LNSIM, ARRIAIIGZ, ARRIAIIGZ_HSSI, ARRIAIIGZ_PCIE_HIP, MAXV, ALTERA_LNSIM_VER, ARRIAIIGZ_VER, ARRIAIIGZ_HSSI_VER, ARRIAIIGZ_PCIE_HIP_VER, MAXV_VER) 2. Enrejado diamante 1.3 (MACHXO2, POWR, OVI_MACHXO2, OVI_POWR)

Bibliotecas actualizadas Bibliotecas del sistema 1. La ieee_proposed Biblioteca ha sido actualizado a la versin ms reciente (lanzada en septiembre de 2010). Bibliotecas de verificacin 1. Abierto verificacin biblioteca (OVL de Accellera) entregado con Active-HDL ($aldec/vlib/ovl) ha sido actualizado a la versin 2.5. Versin 2.5 es una versin de correccin de error. Para obtener informacin detallada sobre problemas resueltos, consulte la documentacin proporcionada por el equipo OVL y disponible en $aldec/vlib/ovl/std_ovl/docs. (SPT48790) Sntesis de HDL 1. Mentor Graphics precisin RTL 2011a.61 2. Synopsys FPGA sntesis F-2011.09 Implementacin 1. Actel 9.1 diseador SP3 2. Lattice diamante 1.3 3. IspLEVER 1.5 clsico del enrejado 4. QuickLogic QuickWorks 2010.4.1 5. Xilinx ISE 13.3

Nuevas bibliotecas esquemticas Implementacin 1. Xilinx ISE 13.3 (ARTIX7, KINTEX7, VIRTEX7)

NOTAS: 1. Para la lista completa de todas las bibliotecas de pre-compilados proveedor entregada con Active-HDL 9.1, consulte la Bibliotecas especficos del proveedor captulo. 2. Para obtener informacin sobre la disponibilidad de bibliotecas descontinuadas, pngase en contacto con soporte tcnico Aldec en http://support.Aldec.com/ContactSupport/ . Por favor nota, se le pedir registrarse si no lo tienes ya.

Gerente de diseo de flujo

Nuevos diagramas de flujo Sntesis de HDL 1. Altera Quartus II 10.1 sntesis e implementacin 2. Altera Quartus II sntesis 11.0 e implementacin 3. Altera Quartus II 11.1 sntesis e implementacin (soporta Quartus II 11.1 SP1) (SPT62175) 4. Lattice diamante LSE 1.1 5. Enrejado diamante LSE 1.2 6. Enrejado diamante LSE 1.3 7. Enrejado sntesis e implementacin en diamante 1.1 (SPT49380, SPT49634, SPT49713) 8. Sntesis y aplicacin en diamante 1.2 del enrejado 9. Sntesis y aplicacin en diamante 1.3 del enrejado 10. Enrejado sntesis e implementacin ispLEVER 8.1 (soportes ispLEVER 8.1 SP1) 11. Mentor Graphics LeonardoSpectrum 2010 (ayudas LeonardoSpectrum 2010a) 12. Mentor Graphics precisin RTL 2011 sntesis (compatible con precisin RTL 2011a. 61) (SPT61384) 13. Synopsys Synplify / Synplify Pro/Synplify Premier Premier con diseo planificador E-2010.09 (compatible con FPGA sntesis E-2010.09 SP2) (SPT50545) 14. Synopsys Synplify/Synplify Synplify/Pro Premier/Premier con diseo planificador E-2011.03 (compatible con FPGA sntesis E 2011.03 SP2) 15. Synopsys Synplify/Synplify Synplify/Pro Premier/Premier con diseo planificador F-2011.09 (compatible con FPGA sntesis F-2011.09) 16. Synopsys Synplify Pro E-2010.09 de Actel (soporta Synplify Pro E-2010.09A1) 17. Synopsys Synplify Pro E-2011.03 para Actel (soporta Synplify Pro E2011.03A) 18. Synopsys Synplify Pro D-2009.12 de rejas (soporta Synplify Pro D-2009.12LC1) 19. Synopsys Synplify Pro D-2010.03 de rejas (soporta Synplify Pro D-2010.03 L) 20. Synopsys Synplify Pro E-2010.09 de rejas (soporta Synplify Pro E-2010.09 LSP2 y Synplify Pro E-2011 L) 21. Xilinx ISE/WebPack 12.3 XST VHDL/Verilog 22. Xilinx ISE/WebPack 12.4 XST VHDL/Verilog 23. Xilinx ISE/WebPack 13.1 XST VHDL/Verilog 24. Xilinx ISE/WebPack 13.2 XST VHDL/Verilog 25. Xilinx ISE/WebPack 13.3 XST VHDL/Verilog Sntesis fsica 1. Xilinx PlanAhead 12.3 2. Xilinx PlanAhead 12.4 3. Xilinx PlanAhead 13.1

4. Xilinx PlanAhead 13.2 5. Xilinx PlanAhead 13.3 Implementacin 1. Actel diseador 9.1 (compatible con diseador 9.1 SPA, diseador 9.1 SPB, diseador 9.1 SP1, diseador 9.1 SP1A, diseador 9.1 SP2 y diseador 9.1 SP3) 2. Altera Quartus II 10.1 (soporta Quartus II 10.1 SP1) 3. Altera Quartus II 11.0 (soporta Quartus II 11.0 SP1) 4. Altera Quartus II 11.1 (soporta Quartus II 11.1 SP1) (SPT62175) 5. Enrejado diamante 1.1 6. Enrejado diamante 1.2 (SPT60407) 7. Enrejado diamante 1.3 8. Enrejado ispLEVER 8.1 (soportes ispLEVER 8.1 SP1) 9. Xilinx ISE/WebPack 12.3 10. Xilinx ISE/WebPack 12.4 11. Xilinx ISE/WebPack 13.1 12. Xilinx ISE/WebPack 13.2 13. Xilinx ISE/WebPack 13.3

Diagramas de flujo actualizados Sntesis de HDL 1. Mentor Graphics precisin RTL 2010 sntesis (admite para QuickLogic precisin RTL 2010.228, Update2.254OEM de precisin RTL 2010a para Actel y Update2.254OEM de precisin RTL 2010a) Implementacin 1. Actel Designer 9.0 (soporta Actel Designer 9.0 SP3A) 2. Altera Quartus II 10.0 (soporta Altera Quartus II 10.0 SP1) 3. Enrejado ispLEVER Classic (soporta ispLEVER enrejado clsico 1.4 y 1.5) 4. QuickLogic QuickWorks 2010 (ayudas QuickWorks 2010.4.1)

Mejoras y cambios del diagrama de flujo Diagrama de flujo del enrejado 1. El diagrama de flujo de enrejado de la sntesis y aplicacin en diamante 1.1 se ha complementado con el nuevo cuadro de lista de la herramienta de sntesis en la ficha General del cuadro de dilogo Opciones de aplicacin y sntesis . La nueva opcin permite seleccionar la herramienta de sntesis por defecto que se utilizar durante la sntesis y la implementacin de un proyecto en el entorno de enrejado de diamante. (SPT51087) 2. La ficha de bibliotecas se ha agregado a los diagramas de flujo de Enrejado de diamante LSE y enrejado sntesis e implementacin en diamante . La nueva ficha permite especificar archivos de HDL utilizados durante la sntesis de diseo y libreras adicionales. (SPT61041) 3. El soporte para los archivos de la restriccin de *.lpf se ha agregado a los diagramas de flujo de sntesis y aplicacin . Cuando se selecciona este tipo de

diagrama de flujo y el archivo no existe, el administrador de flujo de diseo genera automticamente el archivo de la restriccin. (SPT60584) Diagrama de flujo de Xilinx 1. El diagrama de flujo permite el escritor modelo IBIS. La nueva herramienta se puede ejecutar desde la ventana de Herramientas Post-Layout accesible desde el administrador de flujo de diseo. (SPT60187) 2. El archivo glbl.v (se requiere durante la simulacin empezado desde dentro el administrador de flujo de diseo de la sincronizacin) almacenados en el \$aldec\dat subdirectorio se ha actualizado a la versin compatible con ISE 13.1. 3. Los diagramas de flujo de Xilinx ISE/WebPack permiten importar archivos con mejores opciones de estrategia generados por SmartXplorer. (SPT61152) Nota: Para obtener ms informacin sobre disponibilidad de diagramas de flujo descontinuados, pngase en contacto con soporte tcnico Aldec en http://support.Aldec.com/ContactSupport/ . Por favor nota, se le pedir registrarse si no lo tienes ya.

Navegador de diseo

Simulacin ahora se pueden inicializar directamente en la ficha archivos de la ventana del Explorador de diseo seleccionando un unidades de diseo simples o mltiples y el comando Inicializar simulacin desde el men contextual. Puede seleccionar la unidad de simulacin de la estructura del archivo extensible o de una lista de unidades de biblioteca aparecen en la ficha archivos bajo un icono de la biblioteca. Ejecutar el comando de la unidad del diseo seleccionado automticamente establece el nivel superior. Inicializacin de simulacin que se ejecuta en dos pasos distintos, es decir, primero, seleccionando la unidad del nivel superior y a continuacin, seleccionando el comando Inicializar simulacin desde el men de simulacin est todava disponible. (SPT50139, SPT50743) El submen de Explorador de Windows se aadi al men contextual de la ficha archivos . Haciendo clic en un archivo o una carpeta con el botn derecho del ratn y seleccionando el submen del Explorador de Windows , se pueden acceder a las mismas opciones que corresponden al elemento seleccionado y estn disponibles en el men contextual del explorador de Microsoft Windows . Active-HDL recuerda a eleccin del usuario en la copia local casilla disponible en el cuadro de dilogo Agregar archivos al diseo . Una vez que la opcin de hacer copia local ha sido establecida por el usuario, ser recordado en las sesiones posteriores de Active-HDL. Si es necesario, siempre se puede redefinir su opcin en el cuadro de dilogo. Esta configuracin tambin se incluye en la exportacin/importacin de configuracin Active-HDL realizada por el administrador de preferencias (prefman.exe). (SPT51124)

Consola

Se ha implementado la funcionalidad de autocompletar. La nueva caracterstica

facilita entrar en caminos, comandos y sus parmetros en la ventana de la consola . Para aprovechar las ventajas de la nueva funcionalidad, simplemente escriba las primeras letras de un comando y presione la tecla Tab . Todos los comandos que se abrir y podrs seleccionar el comando deseado de la lista. La funcin completar automticamente tambin ayuda en la eleccin de argumentos de comandos, definir nombres de archivo (por ejemplo mientras se compila fuentes con el uso de los comandos acom o alog), cambiar caminos con el uso de la macro de cd o especificar identificadores de mensaje al comando msginfo. (SPT45203, SPT49823, SPT50678)

Una ruta absoluta del archivo se imprime en la ventana de la consola cuando un archivo adjunto al rbol de diseo se arrastra y coloca luego en la ficha archivos de la ventana del Navegador diseo .(SPT61521)
Informacin de la ruta del archivo de impreso a la consola puede controlarse con el uso

de la nueva utilizar rutas absolutas en mensajes opcin disponible en el cuadro de dilogo preferencias . Cuando se habilita, rutas absolutas se imprimen en la consola. De lo contrario, la informacin de ruta de archivo depende de cmo se compilaron los archivos: Si la ruta de acceso absoluta fue utilizado durante la compilacin, se repite en la misma forma en un mensaje; de lo contrario se imprime una ruta relativa. Esta opcin tambin se puede definir mediante la variable predefinida de $absolutepaths. De forma predeterminada, aparecen rutas relativas a la consola.

Editor de HDL

La vista en la ventana del Editor de HDL se pueden ampliar o mediante la tecla Ctrl y la rueda del ratn o los botones de barra de herramientas de Zoom In y Zoom Out . El zoom por defecto puede ser restaurado manteniendo pulsada la tecla Ctrl y haciendo clic en la rueda del ratn o el botn de la barra de herramientas Zoom a tamao Original . (SPT47503, SPT60822) Puntos de interrupcin se pueden alternar haciendo doble clic en el margen de la ventana del Editor de HDL. Previamente, puntos de interrupcin se activa con un solo clic, que podra ser un inconveniente en algunos casos, por ejemplo cuando se intenta seleccionar una o varias lneas de cdigo. (SPT51225) Resaltando de palabras y frases definidas por el usuario en posible. Cuando est habilitada la opcin habilitar frases destacando en la categora de HDL Editor del cuadro de dilogo preferencias , seleccin manual de una palabra o una parte del texto hace que otras apariciones de esta seleccin a destacar. Puede personalizar

el color del resaltado en la categora apariencia . (SPT47504, SPT50018, SPT60823)

Descripciones de mensaje de error pueden habilitarse o deshabilitarse mediante la opcin habilitar mensaje informacin sobre herramientas en la categora de HDL Editor del cuadro de dilogo preferencias .(SPT47405, SPT49501)

Navegador de cdigo VHDL

Active-HDL presenta una nueva herramienta dedicada al anlisis de cdigo VHDL, editado en la ventana del Editor de HDL. Permite analizar un archivo de cdigo fuente antes de que se compila en una biblioteca de trabajo. El visor est integrado con el editor incorporado y sigue los cambios introducidos en un fichero de la fuente durante el desarrollo del diseo. La estructura del cdigo fuente, declar bibliotecas, paquetes, unidades de diseo, objetos, tipos de datos, interfaz, atributos, declaraciones, etc. se presentan en la ventana del navegador de cdigo acoplada en forma de una lista expandible. Cada elemento que aparece en esta ventana representa una construccin VHDL correspondiente. Haga clic en un elemento permite ver su declaracin en el documento de origen editado. El navegador de cdigo con Active-HDL 9.1 est disponible en una versin preliminar y cualquier comentario, sugerencia o temas encontrados mientras que analizar cdigo VHDL puede enviarse a Soporte tcnico de Aldec.

Editor de diagramas de bloque

Los terminales se pueden alinear. Tenga en cuenta que en las versiones anteriores, alineacin de bloque de texto especial, fubs, smbolos y bloques de proceso/siempre ya estaba disponible. (SPT45853) Instancias de unidades de diseo y bloques de texto especiales (por ejemplo, bloques de proceso/siempre, asignaciones de seal, etc.) insertados en un diagrama de bloques pueden ser excluidas del proceso. Anteriormente, cada elemento aadido a un diagrama de bloque estuvo representada por cdigo equivalente de HDL en el archivo de cdigo fuente generados. En la versin actual, puede decidir si cdigo HDL generado incluir adicionales pragmas prevenir una porcin de cdigo HDL de recopilacin y sntesis que recoge datos de cobertura. Tambin es posible omitir los objetos de diseo seleccionado durante la generacin de cdigo HDL. Las opciones que le permiten seleccionar el tipo de pragma o generacin de bloque de una porcin de cdigo fuente estn disponibles en el submen de excluir del men contextual de un elemento del diagrama de bloque. (SPT48998) Las normas de preservacin de la carta del caso para identificadores VHDL se han mejorado. Identificadores extendidos, es decir, identificadores rodeados de barras invertidas, se crean slo en aquellos casos donde es necesario distinguir entre

objetos de Verilog en cdigo VHDL cuyos nombres difieren con el caso de la letra solamente. (SPT48836)

El atributo de la gama de matrices puede utilizarse para especificar el parmetro de generar en VHDL Para generar bloques. Por ejemplo, la siguiente declaracin del bloque Para generar es compatible: G0: para generar i en Bus'range. Nota que utilizando los bloques Para generar permite emparejar los nombres de instancia generada con ndices de conectar rebanadas puerto.(SPT44990, SPT49420, SPT49060)

Se ha implementado la opcin la nueva sincronizacin con forma de onda . Cuando

la opcin est activada, es posible sincronizar la vista en los objetos de esquema de demostracin de la ventana de Editor de diagramas de bloque destacada (terminales, cables, buses, puertos de fubs y smbolos, etc.) con la vista activa del espectador de forma de onda acelerado y observar la historia de los valores de los objetos seleccionados en un diagrama de bloque. Cuando est activada la sincronizacin, el marco se divide horizontalmente y los objetos de esquema resaltado y seales de forma de onda correspondientes se presentan en las vistas separadas. Una hoja de diagrama de bloque individual se sincroniza con un documento de forma de onda correspondiente. La sincronizacin entre el Editor de diagramas de bloque y el visor de forma de onda acelerado puede encenderse/apagarse desde la barra de herramientas Editar BDE . (SPT48827)

Puede personalizar una accin del botn derecho del ratn en el cuadro de dilogo

preferencias . En las versiones anteriores, haga clic en el botn derecho del ratn inici un proceso de dibujo un fub. Desde la versin actual, el valor de la opcin haga clic derecho en accin en la categora de Editor de diagramas de bloque permite seleccionar entre el trazado de un diagrama de bloques y un fub. (SPT45900)

Editor de diagramas de estado

Codificacin de una mquina de estado puede guardarse en o cargado desde un archivo. Puede especificar un archivo de texto (*.csv) con codificacin de datos mediante el uso de las opciones de Codificacin de FSM de guardar/cargar desde el men de la FSM , los botones de Guardar/cargar en la ficha General del cuadro de dilogo Propiedades de la mquina , o la ficha de Estados de la ventana de Vista u ordenar objetos de estado. (SPT45846) Particular bits seleccionados de puertos de tipo complejo (incluyendo el tipo de vector en VHDL y Verilog y tipos de registro en VHDL) pueden asignarse a un propsito especial, es decir, reloj, reloj activar o Reset. Esto puede realizarse con el mejor cuadro de dilogo Propiedades de Puerto que permite utilizar la notacin de puntos e indexada en los cuadros de texto de reloj, Reloj permitiry restablecer .

(En el caso de la seal de Reset, esto tambin puede ser una serie de bits.) Tal declar seales puede entonces asignar su funcin especial en el cuadro de dilogo Propiedades de la mquina . (SPT46883, SPT50549)

El cuadro de texto personalizada se introdujo a la pestaa de Reset del cuadro de dilogo Propiedades de la mquina . El cuadro de texto ha sustituido una ventana emergente que estaba disponible en el botn avanzado . Junto con este cambio, las opciones disponibles en la ficha fueron cambiadas para mejorar la visibilidad y accesibilidad. Transcripcin de parmetros y puertos de la mquina del estado en Verilog cdigo puede realizarse de acuerdo a la IEEE Std 1364-1995 o estndar de IEEE Std 13642001. Anteriormente, dichos puertos podran ser transcrito de acuerdo a la norma IEEE Std 1364-1995 slo. (SPT48043) Informe de errores se ha mejorado en caso de que cuando se selecciona un estilo de generacin incorrecta para una mquina de Estados finitos.(SPT48255)

Visor de forma de onda acelerado

Se han agregado las siguientes nuevas opciones que mejoran el manejo de objetos de forma de onda y permiten optimizar el rendimiento del espectador de forma de onda acelerado al cuadro de dilogo Preferencias de forma de onda :
Preservar las

seales cuando se inicializa la simulacin - cuando est habilitado, agregado previamente las seales no se retiran desde el visor de forma de onda acelerado en la inicializacin de la simulacin.(SPT47907, SPT48367) al cargar documento AWC - para AWC archivos guardados con la AWC guardar formato permite usar AWC con cualquier Banco Asitico de desarrollo opcin habilitada, automticamente rastros de seales relevantes al abrir archivos de configuracin de la forma de onda (*.awc).(SPT47907, SPT48367) de onda de recarga mientras zoom y desplazamiento cuando se ejecuta la simulacin - si esta opcin est activada, el visor de forma de onda actualiza automticamente la vista durante la simulacin mientras zoom o desplazamiento de formas de onda. De forma predeterminada, esta opcin est deshabilitada para impedir de forma de onda frecuente recarga y disminuir el rendimiento del espectador. (SPT50028, SPT50029) de clic en el encabezado de la columna tipo de seales se ha movido a la pestaa de columnas . pidas crear una copia de la base de datos de simulacin al guardar archivo AWC y crear una copia de la base de datos de simulacin - estas dos opciones

Rastrear seales

Forma

La opcin

No

fueron introducidas junto con la eliminacin de la opcin de crear copia de base de datos de simulacin desde el cuadro de dilogo Guardar como .

Documentos el AWC originados otras simulaciones pueden conectarse a ejecutar la

simulacin. Esto puede lograrse mediante el comando nuevo Conectar al simulador que rastrea automticamente todas las seales relevantes y enlaces el archivo AWC a la actual base de datos de simulacin. (SPT47909)

Se ha eliminado la opcin crear copia de base de datos de simulacin de la ventana Guardar como . En cambio, un cuadro de dilogo aparece cuando se guarda un archivo AWC por primera vez, preguntando si se debe crear una copia de la base de datos de simulacin, o si el archivo AWC debera vincularse a uno ya existente. En el cuadro de dilogo, puede hacer su seleccin de una accin predeterminada a ejecutarse sin un aviso. Esta configuracin puede ser restaurada a su estado original en el cuadro de dilogo Preferencias de forma de onda . Los estimuladores pueden ser guardados en un archivo y luego reutilizados en una sesin posterior simulacin u otro diseo. Estmulos definidos manualmente en el cuadro de dilogo de estimuladores se guardan automticamente por Active-HDL en el archivo stimulators.set creado en un directorio de diseo ($dsn). Estimuladores se definen y se agrupan en conjuntos, es decir, cada conjunto de estimuladores puede contener nicos estmulos definiciones las seales aplicadas a definido por el usuario (igual o diferentes). Los conjuntos pueden modificarse libremente, es decir, que pueden ser creados desde cero, actualizados o eliminados. Cuando se utiliza un archivo de visor de forma de onda estndar (*.awf) que contiene estimuladores, estmulos pueden ser importados como un independiente establecido y se guarda en stimulators.set con otras definiciones de estmulo. (SPT47035) El visor de forma de onda acelerado es capaz de representar vectores como nmeros de punto fijo. Esto puede lograrse mediante la especificacin de la posicin del punto binario en un vector, en el cuadro de nmero binario punto del cuadro de dilogo Propiedades de la seal . El nmero especificado en el cuadro de nmero binario punto determina el nmero de bits menos significativos que se considerar una parte fraccionaria del vector. De forma predeterminada, la posicin del punto binario se establece en 0, es decir, el punto binario se encuentra a la derecha del bit menos significativo. (SPT49716)
Dos nuevas opciones de fueron introducidos en el men emergente de los objetos de

forma de onda que permitir cambiar rpidamente su base de representacin y notacin sin necesidad de acceder al cuadro de dilogo Propiedades de la seal . Las opciones estn disponibles como los submens Radix y notacin en el que puede seleccionar el formato de representacin deseada. Una ventaja adicional es que las nuevas opciones pueden aplicarse a los objetos que contienen seales de tipos heterogneos, es decir virtuales objetos u objetos complejos desde cdigo fuente, por ejemplo de un tipo de registro, en cuyo caso son aplicada de forma recursiva a travs de la estructura de un objeto seleccionado, as cambiar el formato de representacin de todos sus componentes. (SPT49732)

El soporte para objetos virtuales se ha mejorado. Pueden cambiar las siguientes propiedades del objeto en el cuadro de dilogo Propiedades de la seal : radix, notacin, orden de bits, punto binario, representacin analgica, de-a escala analgica, auto-calcular gama. La nica restriccin para las opciones disponibles es que slo escalares seales del mismo tipo pueden ser miembros de los objetos virtuales. (SPT45380, SPT46421, SPT48146, SPT48154, SPT48702, SPT50598)
Se implementaron los alias de seal . Esta funcionalidad, conocida desde el visor de

forma de onda estndar y el visor de la memoria, permite la visualizacin de los valores reales de seales como fcil de reconocer diseo mnemnicas. Puede definir y asignar alias definidos por el usuario a objetos de forma de onda mediante la opcin de Uso de Alias en el cuadro de dilogo Propiedades de la seal o un comando correspondiente en la ventana de la consola. Consulte la seccin de secuencias de comandos para obtener ms informacin. (SPT45262, SPT49439, SPT61050)

Las unidades de tiempo que aparece en la descripcin de un cursor de tiempo activo correspondiente se pueden cambiar seleccionando la unidad deseada en el submen de La unidad de tiempo disponible en el men contextual del panel cursores vista, es decir, la parte inferior de la ventana del visor de forma de onda que presenta los nombres de los cursores de sincronizacin de.(SPT22574) Haga doble clic en una informacin sobre herramientas que aparece en el men contextual del panel cursores vista que presenta la posicin de un cursor de tiempo cambia al modo de edicin. En este modo, puede escribir en precisamente un nuevo valor tiempo para que el cursor se mover.
Caja de la edicin de Valor que se aadi a los cuadros de dilogo Comparar

seales seleccionadas y Comparar formas de onda . La opcin corresponde al nuevo - value_matching argumento del comando de macro de asdbcompare y permite especificar los valores de la seal se considerarn idnticos en el proceso de comparacin. En el nuevo cuadro de edicin, los valores deben introducirse de manera similar como en la sintaxis del comando asdbcompare. Para obtener ms informacin, consulte la seccin de Scripts . (SPT50931)

Una seal puede aadirse al espectador de forma de onda varias veces. Observe, sin embargo, que todas las instancias de la seal comparten las mismas propiedades (radix, notacin, color, etc.), pero las mediciones siempre se dibujan para seales seleccionadas individualmente. El comportamiento de los miembros de objetos virtuales permanece inalterado, es decir, sus propiedades se controlan individualmente. (SPT45803, SPT49438) La opcin predeterminada configuracin (tamao de fuente, altura de la fila, etc.) del panel de cuadrcula de seal y forma de onda vista ha cambiado con el fin de mejorar la legibilidad de los nombres de objetos y valores. Tambin ha aumentado el tamao de la fuente en la vista de lista. (SPT61101)

Secuencias de comandos
A los comandos de macro de Active-HDL se han introducido los siguientes cambios:

La salida del comando a un archivo, por ejemplo hacer runme.do > report.txt, ya no contiene el prefijo de mensaje definido por la variable de $messageprefix (por defecto, su valor es: #). Elacomcomando permite especificar el argumento-93 y -2002-2008 varias veces. Adems, cada argumento puede preceder a un archivo de cdigo fuente o puede ser seguida de un nmero de fuentes. (SPT50344) El - check_sensitivity_list argumento del comando acom utilizado para verificar las listas de la sensibilidad de los procesos VHDL ya no es compatible. Se recomienda utilizar la herramienta de comprobacin de Aldec ALINT para comprobar el cdigo contra posibles errores de codificacin. (SPT60998) El argumento -f del comando acom ahora puede ser especificado en la lnea de comandos varias veces.(SPT50349) El argumento - xevd se ha agregado a la sintaxis de los comandos de acom y alog. El nuevo argumento permite desactivar evaluaciones vacuous extendidas para los operadores de implicacin correspondiente. -Na argumento del comando alog puede asignar un valor que especifica los tipos de afirmaciones o tapas que se excluirn del proceso durante la compilacin y simulacin. La nueva funcionalidad del comando permite deshabilitar todos (-na todos) o tipos de afirmacin/cubierta, es decir, vulos seleccionados o afirmaciones de PSL/cubiertas escritas como comentario en el cdigo de fuente Verilog (-na emb), OVA afirmaciones/cubiertas (-ova na), PSL afirmaciones/cubiertas (-na psl), o las afirmaciones de SystemVerilog/cubiertas (-na sva). Previamente, la - na argumento podra utilizarse para desactivar todo definido afirmaciones/cubiertas. Los valores correspondientes de la GUI tambin estn disponibles en los cuadros de dilogo de preferencias, Configuracin de diseoy Prop . (SPT60660) El alias, aliaspar, aliasswitch, se admiten los comandos en los modos de compatibilidad y Tcl. Se implementaron los comandos para manipular la seal alias. Los comandos permiten crear (aliascreate), quitar (aliasremove), guardar en un archivo (aliassave), carga de un archivo (aliasload) o impresin (aliasprint) la informacin sobre alias. Con los nuevos comandos, puede automatizar el control sobre el alias de seal sin necesidad de utilizar las herramientas de GUI.
Se ha implementado un nuevo comando para controlar los alias de seal en el visor de forma de onda de . El comando aliaswave (o wavealias) permite asignar un alias a

una seal particular o a un grupo de seales en una regin de diseo seleccionado. El comando tambin permite eliminar alias seal previamente definidos. (SPT15692, SPT16370)

- Alias argumento ha sido aadido a la sintaxis del comando add onda macro. El nuevo argumento permite asignar un alias a una seal cuando se aade a la seal para el visor de forma de onda. (SPT15692, SPT16370) El argumento -f <filename> se ha agregado a la sintaxis del comando asdbcompare. En lugar de pasar argumentos individuales en la lnea de comandos, -f permite definir un archivo de texto que contiene una lista de todos los argumentos para pasar. El asdbcompare comando permite comparar no slo archivos de base de datos de simulacin completa (*.asdb) pero tambin seleccionados almacenados en las bases de datos de objetos de diseo. Pueden especificar los objetos del mismo nombre en ambas bases de datos con el nuevo - argumento de la seal. Tambin es posible comparar dos objetos utilizando el - argumento de seales. Los argumentos de ambos pueden pasar varias veces en la lnea de comandos. (SPT50403) Se ha modificado la funcionalidad del comando asdbman. El comando permite crear un nuevo archivo de base de datos (*.asdb) de uno ya existente por filtrar los datos especificados (filtro asdbman), fusin de varias bases de datos en un solo archivo (combinacin asdbman) o adquirir informacin sobre una base de datos existente y su contenido (informacin de asdbman).
Comandos de la macro asdbcompare y wavecompare han sido complementados con

el - argumento value_matching. Con este argumento se puede especificar los valores de la seal se considerarn idnticos en el proceso de comparacin. Por ejemplo, cuando se ejecuta con el argumento-value_matching 0 = L-:L = 0-: = 0 L, los comandos no divulgar las diferencias entre el 0, L y - valores de la seal. Un equivalente para este argumento tambin se ha implementado en la GUI. Para ms informacin, consulte la Visor de forma de onda seccin.(SPT49045, SPT50931)

Nuevos argumentos fueron agregados a la sintaxis del comando de filtro asdbman. Los argumentos permiten especificar el tipo de puertos o seales para ser incluidos en la base de datos resultante (-en, -inout, -interno, -a, y -puertos), o especificar la lista de seales por medio de un archivo externo (-signal_list). El comando asim puede asignar valores a constantes de parmetro 2-Estado en SystemVerilog unidades. Previamente, para SystemVerilog, slo las constantes del estado 4 parmetro podran ser controladas. Para asignar los valores, especificar los argumentos -g o - G en la sintaxis de este comando. Las rdenes de cierre y closedocument utilizan con - todo argumento de cierre no slo las ventanas en el marco de la aplicacin, sino tambin las ventanas de documento desacoplado, abiertas de Active-HDL.(SPT50421) Tres argumentos fueron agregados a la sintaxis del comando asim: acdb-, acdb_cov y - acdb_file. El control de argumentos que recoge los datos de cobertura a la base de datos ACDB.

El - pac_nested_depth argumento ha sido aadido a la sintaxis del comando asim. Cuando se utiliza el nuevo argumento, la columna de origen en el informe de cobertura del camino presentar lneas adicionales de cdigo que muestran expresiones condicionales procedentes de niveles de anidamiento de padres que implcitamente forman una ruta de acceso del programa. Que presenta fragmentos de cdigo adicional puede hacer anlisis de trayectoria ms fcil sobre todo en el caso de caminos compuestos formados por declaraciones anidadas. El nuevo argumento est disponible en el modo avanzado. El - sv_liblist y -sv_root argumentos han sido implementados en la sintaxis del comando asim. -sv_liblist especifica una ubicacin de un archivo que contiene una lista de las bibliotecas DPI para ser cargado por el simulador. El - sv_root argumento define la ubicacin donde el simulador debe empezar a buscar biblioteca archivos configurados con los - sv_liblist o - sv_lib argumentos. Ya no se admite el comando averilog. El comando awfhierarchy se ha implementado. El nuevo comando permite actualizar rutas jerrquicas de los objetos almacenados en los archivos de visor de forma de onda estndar de las versiones anteriores y para 9.1 Active-HDL. Para obtener ms informacin, consulte la Especificacin de nombres jerrquico seccin. El bc y se han agregado los comandos de bcd. La primera permite establecer puntos de interrupcin en la OVA, PSL, y SystemVerilog cubre mientras los puntos de interrupcin elimina esta ltima establecidas previamente mediante el comando de bc. Se implementaron los comandos bde2code y fsm2code. Los comandos son equivalentes a la opcin Generar cdigo de HDL en el men diagrama o FSM y pueden ser utilizados para generar el cdigo HDL desde un archivo de diagrama bloque o estado (*.bde o *.asf) en la subcarpeta $dsn\Compile de un diseo activo. (SPT60103) El comando cursor permite controlar la unidad de tiempo con que se muestran los cursores de sincronizacin en el visor de forma de onda acelerado. Esto se ha logrado mediante la introduccin de la nueva-argumento de la unidad. Tambin se pueden controlar las mismas funciones en el men de contexto del cursor de tiempo; Vea la seccin de Visor de forma de onda de acelerado para ms detalles. (SPT22574) Se han introducido los comandos enablebc y disablebc. Los nuevos comandos permiten activar y desactivar la ruptura de la cubierta. Contenido del mensaje de error devuelto por el comando env en caso de recibir una ruta jerrquica incorrecta fueron refinado. El mejor mensaje contiene informacin de la ruta, que facilita la identificacin de la fuente del problema. (SPT60521)

Se ha mejorado el comando existen. El comando permite comprobar no slo si existe un archivo en la ubicacin especificada (existen - archivo) pero adems si se define una variable (existen - var). (SPT50744) El - strobe_time argumento ha sido aadido a la sintaxis del comando expwave. El argumento permite especificar intervalos de tiempo entre descargas posteriores de seal valores almacenados en el archivo de forma de onda estndar (*.awf). (SPT50511) Se ha mejorado el comando de medicin. Ahora, permite mostrar no slo las estadsticas para mediciones insertadas a la ventana del visor de forma de onda acelerado (medicin de la impresin) pero tambin insertar y eliminar medidas (medicin Medicin y conjunto eliminar). Se han implementado los siguientes nuevos comandos que permiten importar proyectos de terceros o secuencias de comandos de simulacin en Active-HDL: importcoreconsole, importedk, importise, importquartus, importqsys, importsopc y importsynplify. Todos los comandos son equivalentes a las opciones de importacin respectivo disponibles en el archivo | Importacin men. El comando onerror ahora es compatible con los modos de compatibilidad y Tcl. El comando tranquilamente se omite en los modos de compatibilidad y Tcl. (SPT60312) El comando scripterconf permite restablecer el medio ambiente de la intrprete de comandos en el modo de trabajo seleccionado, por ejemplo solamente en el modo de Tcl. Anteriormente, el uso del - reset argumento caus que el entorno por defecto y configuracin del intrprete se ajustan al mismo tiempo en todos los modos de trabajo. La actual sintaxis del comando es la siguiente: scripterconf [-reset] [-hacer | - tcl | - msim] (SPT50448)

El comando de la transcripcin se sincroniza con la opcin de transcripcin de comando en la consola categora del cuadro de dilogo preferencias . (SPT46257) Ya no se admite el comando vencrypt. El comando de macro vsimsado se actualiz para que los scripts convertidos por el comando eran compatibles con las versiones ms recientes de la Riviera-PRO. (SPT47570) El comando de la onda puede utilizarse para agregar rodajas de seal al espectador de forma de onda acelerado. Puede seleccionarse una rebanada de matrices de cualquier dimensin. Por ejemplo, puede crear un grupo virtual para la matriz multidimensional TR mediante el comando de la onda:

tipo matriz es la matriz (1 a 5) de integer; es de tipo multiarr matriz (1 a 3) de arr; TR variable: multiarr; onda - varray "REM" /testbench/SYS_CLK_G/TR(2:1)(3:4) Anteriormente, slo podra utilizarse una rebanada para vectores. (SPT49739)

El rendimiento de agregar varios objetos en el visor de forma de onda mediante la onda-rec * sintaxis ha mejorado. Durante estas operaciones se asigna menos memoria y la ejecucin es ms rpida que en la versin anterior. Sin embargo, hay que tener en cuenta que este cambio influye en el orden en que las seales se agregan a la forma de onda.

A las variables predefinidas de Active-HDL se han introducido los siguientes cambios:

La variable $exitonerror es compatible. Cuando se establece en 1 en la macro startup.do , hace Active-HDL salir cuando falla una macro especificada como un argumento de lnea de comandos. Configurando la variable a 1 es til en el proceso de lnea de comandos cuando macros fallidas no deben bloquearse la ejecucin de secuencias de comandos restantes. Se ha aadido la nueva variable predefinida de $tclerrornotboolean. La variable influye en la ejecucin de comandos de macros en el modo de compatibilidad/Tcl o scripts Tcl que contiene la acom, alog, asim, buildc, o comandos de edfcomp. Cuando la variable se establece en 0 (o no se ha especificado an), el comando devuelve el estado de ejecucin (0 cuando fall y 1 si tuvo xito) pero no se termina un macro/script. De lo contrario, si la variable se establece en 1, la ejecucin de la macro se termina con un error o el error se puede manejar con el uso de la onerror u rdenes de captura.

Proteccin IP

La utilidad de vencrypt ha sido desaprobada y extrado de la instalacin por defecto de Active-HDL. Aunque ya no es posible cifrar los archivos de cdigo fuente Verilog con vencrypt, el compilador (alog) todava poder compilar archivos ya cifrados. Aldec ofrece otra herramienta para cifrar archivos de origen de HDL protectip. La herramienta de cifrado protectip se entrega junto con la instalacin de ActiveHDL como programa independiente (protectip.exe). El programa permite cifrar los archivos de cdigo fuente preparados segn los requisitos descritos en las ltimas revisiones del VHDL y Verilog estndares (IEEE Std 1076 -2008 y IEEE Std 1364 -2005). El archivo ejecutable que se guarda en el subdirectorio aldec\bin $ ha reemplazado el script protectip.pl que estaba disponible bajo peticin en las versiones anteriores de Active-HDL.

Active-HDL permite compilar cdigo fuente codificado por otros proveedores. Para permitir que el compilador descifrar estos archivos fuente, antes de la codificacin, la clave pblica de ALDEC (especificada en la documentacin de Active-HDL) debe insertarse en el cdigo fuente IP. Para otros posibles mtodos de cifrado con la clave pblica de ALDEC, consulte una documentacin tcnica proporcionada por un proveedor de una herramienta de cifrado. The OpenSSL utilidad ($aldec\bin\openssl.exe) entregado como parte del paquete de proteccin de IP ha sido actualizado a la versin 1.0.0c. (SPT49387)

Asistentes e Interfaces de active-HDL

Los siguientes cambios y mejoras se han hecho para el built-in Active-HDL DSP interfaces:

Interfaz para MATLAB/Simulink 1. La versin P-code utilizado para el script de instalacin de setup.p en el entorno de MATLAB se actualiz a la versin R2007b como el formato anterior fue anunciado obsoleto en R2010b y no se admitirn en versiones futuras de MATLAB. En consecuencia, las versiones MATLAB antes que R2007b no estn soportadas por el script de instalacin suministrado con Active-HDL. Si necesita asistencia para mayor contacto versin MATLAB Aldec apoyo. (SPT49213).

Los siguientes cambios y mejoras se han hecho a la importacin de proyectos de terceros (archivo | Import):

Active-HDL permite importacin de secuencias de comandos de simulacin de Altera Qsys. El proceso de importacin se puede inicializar mediante la nueva opcin Altera Qsys simulacin de escritura . La opcin Altera Quartus II proyecto permite importar proyectos procedentes de Quartus II versin 10.1 SP1 y 11.0. La opcin de Xilinx ISE proyecto permite importar proyectos procedentes de versiones 13.1 y 13.2 de Xilinx ISE.

Los siguientes cambios y mejoras se han hecho a la interfaz de control de revisin de origen incorporado:

Forzosamente 1. La interfaz de SCC para Perforce ha mejorado y ahora puede ser tambin utilizado cuando Active-HDL est instalado en una estacin de trabajo con 64-bit. versin de Windows 7 . (SPT51174) 2. El nuevo proxy para la interfaz de SCC se ha implementado que le permite utilizar las versiones recientes de Perforce. (SPT48713)

Team Foundation Server 1. El sistema de control de revisin de fuente de Team Foundation Server 2010 es compatible. Se ha aadido informacin relevante para el tema del Control de origen de la revisin de la Active-HDL ayudan a | Herramientas de Active-HDL captulo de la documentacin en lnea. (SPT50336, SPT51072) TortoiseCVS / TortoiseSVN 1. Puesto que las aplicaciones TortoiseCVS y TortoiseSVN no proporciona la API de SCC, no puede utilizarse directamente a travs de la interfaz de Control de revisin de la fuente incorporada del Active-HDL. En cambio, puede accederse slo desde el men contextual de la MS Windows Explorer. Para proporcionar acceso a estas herramientas de Active-HDL, se ha agregado la opcin del Explorador de Windows para el men del explorador de diseo. Esta opcin proporciona la lista de comandos que estn disponibles en el men contextual del explorador de Windows de MS. Para obtener ms informacin, consulte la seccin Diseo de navegacin . (SPT50745)

Los siguientes cambios y mejoras se han hecho para las interfaces de simulacin integradas de Active-HDL:

Interfaz VHPI 1. La propiedad de vhpiLanguageP (una extensin para el estndar IEEE Std 10762008) se ha implementado en la interfaz VHPI. Esta propiedad permite identificar el idioma de origen de un objeto cuyo mango se pasa como argumento a la funcin vhpi_get. Interfaz DPI 1. El tipo de SystemVerilog chandle es compatible con la interfaz DPI. 2. Exportadas tareas DPI consumiendo tiempo son ahora soportadas. Por ejemplo, podra definir las siguientes tareas: exportacin "DPI-C" tarea t1; tarea t1; #100 $display ( "tarea completada."); endtask La tarea puede llamarse entonces desde el cdigo fuente de C/C++. Por el momento la tarea completa y devuelve el control a C/C++, tiempo en el simulador habr avanzado por 100 unidades de tiempo. Tenga en cuenta que una tarea exportada puede utilizar declaraciones de control de eventos que permite sincronizar la ejecucin de cdigo de C/C++ con eventos en un modelo simulado. 3. DPI abiertas matrices son compatibles. Conjuntos abiertos se pueden utilizar como argumentos formales de importacin de tareas y funciones, por ejemplo: importar "DPI-C" tarea put_array (int inout open_arr[]); El argumento real para tal tarea o funcin puede ser una matriz con dimensiones arbitrarias. Para la tarea de put_array en el listado anterior, podra ser una matriz declarada: int [100], int a [0:7], int [15:8], etc..

En el lado de C/C++, un conjunto abierto es accesible como una variable del tipo svOpenArrayHandle. Una serie de funciones est disponible para consultar la matriz, por ejemplo: int izquierda = svLeft (hnd, 1); int derecha = svRight (hnd, 1); int baja = svLow (hnd, 1); int alto = svHigh (hnd, 1); int inc = svIncrement (hnd, 1); int size = svSize (hnd, 1); int longitud = svLength (hnd, 1); dim int = svDimensions(hnd); Para una lista completa de funciones, consulte el archivo de cabecera \PLI\Include\svdpi.h . El encabezado contiene una breve descripcin de cada funcin. A los asistentes de Active-HDL, se hicieron las siguientes mejoras:

Exportar a PDF Asistente 1. Encabezados y pies de pgina de documentacin de diseo pueden ser personalizados libremente. Puede definir sus propias plantillas para encabezados y pies de pgina en la que se pueden utilizar variables predefinidas o personalizadas que se traducirn a las porciones apropiadas de un texto en el momento de hacer el documento PDF. Luego, en la categora de encabezados y pies de pgina , puede especificar diferentes encabezados y pies de pgina las diferentes secciones de la documentacin en PDF. Una vez elaborados los archivos de plantilla para encabezados y pies de pgina, puede reutilizarlas en varios diseos con unos pocos clics de un botn del ratn. (SPT45849) 2. Internos enlaces en archivos PDF generaron para los diseos de Active-HDL o espacios de trabajo pueden complementarse con informacin adicional que se le refiere a nombres y nmeros de pgina de los asuntos que se sealan. Mediante esta funcin, usted mejorar significativamente la legibilidad de las copias impresas de la documentacin de diseo. (SPT45850) Asistente de formas de onda de exportacin La pgina de exportar a CTF del asistente ha sido refinada y complementado con nuevas opciones. Ahora, puede especificar la raz y la notacin de objetos exportados a un archivo de texto personalizado (*.ctf). En el grupo de luz estroboscpica de opciones, puede definir los valores de una seal especificada en el que se quiera muestrear los datos exportados. (SPT20008, SPT47293) Nuevo asistente de archivo de origen El nuevo asistente de archivo fuente permite especificar el signo de los puertos de las entidades de diseo VHDL o Verilog generados. Esta caracterstica tambin se aplica a entidades de bloque diagrama y estado diagrama dirigidas a esos idiomas de HDL. (SPT46837)

Instalacin

El programa de instalacin de Active-HDL se ha actualizado a ver.2011 de InstallShield. (SPT49745) El certificado de la seal de cdigo ha sido implementado. Cuando se ejecuta el archivo setup.exe , un mensaje ventana informando que el archivo fue entregado por un editor de confianza se muestra. Esto permite verificar si una copia de ActiveHDL se ha modificado desde que se firm por Aldec, Inc. (SPT60086)

Documentacin

La Gua de referencia de la API de ACDB se ha agregado a la documentacin en lnea de Active-HDL. La nueva gua de referencia est disponible en la seccin de Guas de referencia de Active-HDL de la pgina de referencias . El Manual de medio ambiente de simulacin VSimSA independiente (vsimsa.chm) se ha eliminado de la instalacin de Active-HDL. Los temas de ayuda dedicada al medio ambiente de VSimSA y la compilacin de modo por lotes y simulacin han sido trasladados a las secciones correspondientes del captulo Usando Active-HDL en la gua de usuario de Active-HDL (avhdl.chm). Las descripciones de los comandos de macro Active-HDL y VSimSA se han fusionado y ahora estn disponibles en el captulo de Lenguaje de macros de ActiveHDL en la gua de usuario de Active-HDL.

Otros

Informacin de estado de compilacin no se almacena en el archivo compile.cfg . Por el contrario, esta informacin se guarda en un archivo independiente (*.wsp) que se almacena en el directorio local de diseo y excluido de las operaciones de control de la fuente. Esta solucin evita la propagacin de informacin de estado de compilacin entre diferentes mquinas que trabajan en los mismos recursos de diseo. (SPT49334) Verilog y VHDL protegidos archivos de cdigo fuente (*.vhdp y * .vp) son reconocidos dentro del entorno de Active-HDL como HDL archivos en lugar de archivos externos. Este cambio resulta con resaltado de la sintaxis de estos archivos, incluirlos automticamente en la compilacin de diseo, etc. (SPT48631) Las opciones de Archivos de diseo de impresin y Espacio de trabajo de impresin permiten imprimir archivos de diseo en cualquiera de las impresoras instaladas en el sistema operativo. Anteriormente, slo la impresora de sistema por defecto estaba disponible para estas opciones. (SPT15450, SPT49831)

Las Herramientas y Editores externos de HDL categoras del cuadro de dilogo preferencias fueron reorganizadas. Las categoras ahora se denomina Herramientas de usuario y Herramientas de archivo correspondiente y pueden encontrarse en la seccin de Herramientas . Adems, se ha ampliado el rea de aplicacin de las herramientas definidas por el usuario. Para ms informacin, consulte la ayuda del producto Active-HDL (ayuda | Ayuda del producto). Las herramientas de | Windows se actualiz la categora del cuadro de dilogo de preferencias : se agreg la opcin de Visor de forma de onda acelerado y la opcin de Waveform Editor fue retitulada a Estndar Waveform Editor por lo que se podra controlar el comportamiento de ambas ventanas. (SPT51156) El administrador de preferencias de Active-HDL (prefman.exe) admite exportacin/importacin de la configuracin especificada para herramientas EDA definidos en la categora de Herramientas integradas del cuadro de dilogo preferencias . (SPT49633)

Problemas corregidos en la versin 9.1

Concesin de licencias

Se introdujo un cambio en un mecanismo que se utiliza para informar de un nmero insuficiente de licencias para la expresin o la cobertura de la ruta. Previamente, se reporta un error fatal en la consola y apareca un cuadro de mensaje que terminada la simulacin. Despus del cambio, ningn cuadro de mensaje se muestra en la interfaz grfica y se reporta un error (en lugar de un error grave) en la consola, que no termina la ejecucin de una macro de simulacin. (SPT62054) Se resolvi un defecto en el programa de diagnstico (diagnose.exe), que causa un error al intentar verificar una licencia que se almacenan en un archivo local license.dat . (SPT62161) Previamente, Active-HDL y VSimSA registrados se lleg a un mensaje de error de licencia incorrecta cuando un nmero mximo de usuarios. Ahora, este tema es revisado. (SPT49193) En la versin anterior, la funcin de la licencia de SecureIP no fue lanzada despus de una sesin de simulacin fue terminada. Ahora, el problema se resuelve. (SPT49629) Los mensajes de error relacionados con la licencia contienen informacin sobre la regin de diseo donde se utilizaron construcciones sin soporte. (SPT50793)

Simulacin y compilacin de VHDL

Un problema se fij que genera un error de compilacin incorrecta en el caso de la asignacin de un agregado con el anidado otros eleccin al registro con otro registro utilizan como campo. (SPT61764) Un defecto fue revisado que provoc un error de compilacin incorrecta que apareci en ciertas circunstancias si se inicializ una constante en un paquete por una funcin utilizando otra constante como parmetro. (SPT61872) Un problema con el funcionamiento de la simulacin en caso de que cuando grandes variables se declaran dentro de los procedimientos que se utilizaron se resolvi. (SPT50252) Se corrigi un problema que provocaba un error de elaboracin en caso de utilizar externo nombres de objetos instancian con para, si, o caso generar declaraciones. (SPT48911, SPT50635) Anteriormente, no era posible pasar argumentos al compilador VHDL independiente (vcom.exe) a travs de un archivo de texto. Ahora, el problema se corrige. (SPT49958) Resultados incorrectos fueron devueltos por la matriz "atributo de la gama. Este problema se resolvi. (SPT49756) En las versiones anteriores, el compilador de Verilog fue utilizado para compilar archivos de PSL en proyectos VHDL. En la versin actual, se invoca el compilador VHDL. (SPT60130) Se fijaron los siguientes defectos, dando lugar a la ocurrencia de errores del compilador o simulador: SPT49294, SPT49571, SPT49765, SPT49762, SPT50255, SPT50894, SPT50956, SPT51019, SPT51065, SPT60431, SPT60472, SPT60573, SPT60608, SPT60875, SPT61029, SPT61423, SPT61505, SPT61594, SPT61814, SPT61947, SPT62300.

Simulacin y compilacin de Verilog/SystemVerilog

Se resolvi un problema que causa que mal se produjeron resultados de la simulacin para diseos usando sin nombre genera bloques. (SPT49749) Se corrigi un problema con la asignacin continua dentro de dos ramas mutuamente excluyentes de una construccin condicional generar. (SPT21050) Un defecto en un mecanismo que resuelto incorrectamente jerrquicas referencias a parmetros dentro de generan bloques era fijo. (SPT51171, SPT51172) Contenido del mensaje de advertencia de VCP2905 se ha perfeccionado. (El aviso se imprime cuando una de las condiciones del caso bloque puede dejar valores que duplican otra condicin en el mismo bloque de caso). (SPT60530)

Se fijaron los siguientes defectos, dando lugar a la ocurrencia de errores del compilador o simulador: SPT49455, SPT49527, SPT49543, SPT49657, SPT50830, SPT50924, SPT51027, SPT51154, SPT60886, SPT61779, SPT61213.

Simulacin de lenguajes

Fue solucionado un problema que caus que el simulador de funcionamiento en el modo SLP haba producido resultados incorrectos para un diseo VHDL instanciar un mdulo SecureIP Verilog. (SPT51063)

Simulacin y compilacin de SystemC

Anteriormente, cuando un camino de diseo contiene un carcter de espacio, construir aplicaciones SystemC dio lugar a errores de compilacin. Ahora, la cuestin es revisada. (SPT50628)

C/HDL depuracin

En versiones anteriores, puntos de interrupcin no impidi simulacin si se fijan en cdigo cifrado. Este problema se resuelve. (SPT50926, SPT51165)

Cobertura de diseo

Combinacin palanca cobertura resultados no funcionaba en la versin anterior. Este problema se resolvi. (SPT62019) El uso de la opcin de Cobertura fusionar prevenida el proceso de avhdl.exe de cierre y liberando recursos despus Active-HDL fue cerrado. Este problema fue corregido.

Gerente de diseo de flujo

Previamente, un problema en el Xilinx ISE 4.x inicializacin de diagrama de flujo bloqueado de simulacin de sincronizacin. Este defecto se corrigi. (SPT62040) Varios defectos en los diagramas de flujo de Xilinx ISE 7.x/11.x/13.2 bloqueo herramientas de diagrama de flujo opcional (por ejemplo SmartXplorer, ChipScope) y proceso de implementacin adecuada se resolvieron. Se ha corregido un problema con el funcionamiento de la Synopsys Synplify Pro D2010.03 para diagrama de flujo del enrejado cuando se selecciona la herramienta de implementacin de enrejado ispLEVER 8.1. (SPT50780) Se ha solucionado un problema prevencin para emplear el enrejado diamante LSE 1.1 como la herramienta de aplicacin. (SPT51086) Un problema que causa un error en el motor de Tcl cuando se ejecuta un script generado usando el generar sintetizador y Impl. Script opcin del diagrama de flujo de Synplify D-2010.03 fue revisado.

Un problema con la asignacin de pines durante la ejecucin con el uso de un script Tcl generado mediante la opcin de generar script de implementacin en los diagramas de flujo Altera Quartus II fue revisado. (SPT48993) Se ha corregido un defecto que caus que preparar archivos para una sntesis tom mucho tiempo en ciertas circunstancias. El problema ocurra slo si hubo muchos archivos que se sintetizan como una macro y si se seleccion la opcin de Agregar fuentes para componentes hdlMacro a sntesis en la ficha de bibliotecas del cuadro de dilogo de la Opcin de sntesis . (SPT61601)

Editor de HDL

Previamente, la opcin de Vista preliminar no preservar la configuracin para el margen especificado en la ventana Configuracin de la pgina una vez que un documento de texto fue cerrado y reabierto luego. Ahora, este tema es revisado. (SPT50658) Se corrigi un problema con mostrando el ltimo carcter de un comentario. (SPT48315) En circunstancias muy especficas, utilizando la opcin de anular sangra en el Editor de HDL podra resultar en eliminar una lnea de cdigo. Este problema fue corregido. (SPT49139) Un defecto que caus que una ventana de Editor de HDL desacoplado desapareci de la barra de tareas de Windows cuando se fij el Editor de HDL ventana fue bloqueado por encima de otras ventanas con la opcin de permanecer en la parte superior . (SPT61619) Se corrigi un problema que causa un error de aplicacin al agregar o quitar puntos de interrupcin o separadores mviles. (SPT61774)

Editor de diagramas de bloque

Previamente, los sondeos no muestran ningn valor de seal durante la simulacin inicializado en el modo de depuracin redefinir. Este tema ha sido revisado. (SPT62177) La opcin de sintetizar disponible en la ficha de los genricos del cuadro de dilogo Propiedades de smbolo no insert synopsys translate_on/apagado pragmas correctamente si se crean instancias de los componentes de la biblioteca unisim o unimacro en un diagrama de bloque. El tema fue revisado. (SPT61877) Un problema con la generacin de cdigo VHDL de diagramas de bloques creados en versiones anteriores de Active-HDL y contiene declaraciones de genricos definidos en los bloques de texto especial fue revisado. (SPT49362) En circunstancias especficas, cdigo VHDL generado declaraciones genricas podra contener un punto y coma redundante. El problema fue corregido. (SPT47438)

Un error con la generacin de cdigo en el caso cuando un valor inicial de un genrico contiene mltiples personajes Don't care (-) se resolvi. En las versiones anteriores, la asignacin de atributos de sntesis a pines o terminales de mdulos de Verilog funcionados incorrectamente. Esta versin de Active-HDL resuelve el problema. (SPT51250) Hubo un problema con cdigo VHDL incorrecto se genera para los puertos de autobuses cuyos ndices izquierdos o derecho fueron declarados en el block diagram utilizando un operador (-), por ejemplo PORT(INDEX-1:0).La cuestin podra ocurrir cuando le sigui una estrategia de diseo descendente, es decir, primero la fub fue dibujada en el diagrama de bloques con puertos y posteriormente generado cdigo VHDL para eso fub. Este problema se resolvi. (SPT50217, SPT50418) Intentos para colocar mdulos SystemC de la caja de herramientas de smbolos en un diagrama de bloques resultaron en accidente de aplicacin. El problema se resolvi. (SPT61002) Se fijaron los siguientes defectos, dando lugar a la ocurrencia de un error de la aplicacin: SPT49386, SPT49540.

Editor de diagramas de estado

La opcin de Seguimiento sobre la transicin no funcionaba. Este problema fue corregido. (SPT61873) Faltan datos VHDL tipos en el cuadro de dilogo de Propiedades del puerto fueron restaurados. (SPT61955, SPT62016, SPT62100, SPT62101) Una cuestin causando una generacin incorrecta de Verilog fue corregido el cdigo fuente para las mquinas de estado con puertos de salida de autobuses de certificada. (SPT62286) Anteriormente, cuando se selecciona la opcin de los atributos de tipo ENUM_ENCODING sin concatenacin de texto (slo en VHDL) y Xilinx XST fue seleccionado en el cuadro de dilogo de Configuracin de generacin de cdigo , el Editor de diagramas de Estado emiti un error reporting demasiados caracteres de una lnea de cdigo VHDL generado a partir de un documento de diagrama de estado. Ahora, el error se cambia a una advertencia y la opcin Insertar un atributo de sntesis se puede utilizar correctamente. (SPT51209) Se corrigi un problema que podra obstruir la apertura estado diagrama archivos que contienen imgenes de mapa de bits incrustado. (SPT47432)

Asistentes e Interfaces de active-HDL

Un problema en el convertidor de Code2Graphics que provoc un error de aplicacin al convertir el cdigo Verilog a un documento de diagrama de estado revis.

El convertidor de Code2Graphics mal interpretado en cdigo fuente los parmetros declaran con una especificacin de la gama y convierten como parmetros de una mquina de estado en lugar de los valores de un registro de estado de la mquina. Este defecto se corrigi. Un defecto que causa un error interno durante la conversin de cdigo de fuente Verilog fue corregido. (SPT49527) Se corrigi un problema dando por resultado la ocurrencia de un error al crear una biblioteca de subsistema para sistema generador. Un defecto que causa una interfaz Co-simulacin para Simulink para colgar cada simulacin dos funciona fue revisado. (SPT50526) Previamente, modificar un modelo en Simulink durante Co-simulacin, por ejemplo mediante la adicin de una caja negra de HDL o el mdulo del sistema generador de caja negra en un diagrama de bloques puede hacer que la interfaz de co-simulacin a congelar. Ahora, el problema se resuelve. (SPT50920) Un problema que impeda de co-simulacin xito final en caso de diagramas especficos crear instancias de cajas negras combinatorias de HDL fue revisado. (SPT50543) Se resolvi un problema donde el Asistente de conversin de Code2Graphics no convertir un archivo especfico. (SPT49483)

Visor de forma de onda estndar

El establecimiento de una base decimal no funcionaba correctamente. El problema se resolvi.

Visor de forma de onda acelerado

Se corrigi un problema que causa un error de aplicacin aadiendo las seales para el visor de forma de onda en el caso de una base de datos de simulacin (*.asdb) se encontraba en una unidad de red. (SPT50588) Un defecto que causa un error de aplicacin aadiendo las seales para la visualizacin de forma de onda que se desacopla primero y luego atrac se resolvi. (SPT60466) Un defecto se fij que caus que cada comando de la lista de agregar utilizado despus de que el comando de onda abri una nueva ventana de la lista cuando el Tcl o el modo de compatibilidad estaba en uso. (SPT61553) Se corrigi un problema que causa un error de aplicacin ampliando el objeto virtual que contiene una matriz de registros al mismo tiempo. (SPT61637) Se corrigi un problema con el uso de los botones de izquierda/derecha de la rueda de desplazamiento del ratn. (SPT49081)

Anteriormente, cuando se gener una base de datos de simulacin en una unidad de red, el siguiente error podra ocurrir mientras que las seales se agregaron a la forma de onda: BAsD: Error del servidor del Banco Asitico de desarrollo (error de servidor del Banco Asitico de desarrollo desconocido). Banco Asitico de desarrollo: No ms eventos se grabarn. Archivo del Banco Asitico de desarrollo puede resultar daado. Ahora, este problema se resuelve. (SPT49358)

Se resolvi un problema con obligar a las seales que se presentan en una forma de onda en el caso de una base de datos de simulacin se encontraba en una unidad de red. (SPT49728) En versiones anteriores, colores definidos por el usuario asignados a los objetos de la fila llamada fijaron valores predeterminados cuando se vuelve a compilar archivos de diseo y una sesin de simulacin se reinici. Ahora, el problema se corrige. (SPT50984)

Consola

Se corrigi un problema con la opcin de archivo de registro claro en el cuadro de dilogo preferencias ha hecho caso omiso. El problema result en el archivo de registro de consola (console.log) est borrando, independientemente de la configuracin de esta opcin. (SPT49566)

Secuencias de comandos

Se ha mejorado el funcionamiento del comando addfile. (SPT50433) Se ha resuelto un problema con la configuracin de un archivo con el comando designsdffile SDF. La ubicacin que no sea el predeterminado, es decir, diferente al que se puede elegir la carpeta de diseo. (SPT60713) Se corrigi un problema con los resultados devueltos por el comando Buscar por direcciones de Puerto de filtracin. (SPT50581) El comando examinar devuelve valores incorrectos de vectores en el modo de depuracin redefinir. El problema fue corregido. Previamente, el comando scripterconf ejecutado desde una macro que se ejecute en el modo de hacer devuelta un mensaje incorrecto informando sobre un modo de trabajo recin establecido. Ahora, el mensaje se presenta correctamente. Un defecto en el comando de scripterconf ejecutado desde scripts Tcl fue revisado. (SPT49256) Un problema fue corregido donde el modo de trabajo de la intrprete de comandos no cambi cuando lo solicite el comando scripterconf. Este problema puede

producirse cuando el comando se llama desde un archivo de script que se pasa como un argumento de lnea de comandos a Active-HDL. (SPT49256)

Se ha resuelto un problema con el anlisis de argumentos de nombre de archivo entre las comillas. (SPT50728, SPT60483)

Documentacin

La descripcin que falta de la ' Directiva de compilacin _VCP ifdef fue agregado al asunto de la Active-HDL ayudan a Directivas de compilacin | Usando ActiveHDL | Compilacin | Compilacin de Verilog captulo de la documentacin en lnea. (SPT46092) La lista de los sistemas de Control de revisin de cdigo fuente por Active-HDL fue actualizada en la documentacin en lnea. (SPT50336) Informacin sobre la recopilacin de archivos VHDL que contiene cdigo incrustado de PSL se actualiz. (SPT47824) La descripcin del mensaje de advertencia de VCP2905 fue agregada a la Gua de referencia del mensaje. La descripcin puede accederse tambin desde la consola mediante el comando msginfo. (SPT50902)

Otros

Un problema fue revisado que caus que la opcin de Combinar archivos de cdigo fuente de diseo no funcionaba. (SPT62095) Se ha solucionado el problema de prdida de datos de las seales internas cuando se muestran en formas de onda. El problema apareci cuando el separador de jerarqua como Verilog fue seleccionado en el men Preferencias y modo SLP en uso. (SPT51197) Se resolvi un problema con los archivos de cdigo fuente al azar excluidos de compilacin. (SPT50319) El diseo de la muestra de receptor Serial y el Asistente de SystemC Transactor fueron refinados. La nota de aplicacin Utilizando SystemC Transactor asistente fue actualizada en consecuencia. (SPT45246) Recopilacin de archivos que contienen caracteres no imprimibles en comentarios es posible ahora. Previamente, se emiti un mensaje incorrecto decir que ese archivo est vaco. (SPT50675) Cuando un enlace del archivo fue copiado entre dos diseos en el mismo espacio de trabajo, el elemento copiado contiene una referencia de archivo incorrecto. Este problema se ha resuelto. (SPT50251)

Durante la operacin de algunos scripts Tcl, podran bloquearse funciones especficas en la GUI. Este problema fue corregido. (SPT48870, SPT60992, SPT60993)

Qu novedades hay en las versiones anteriores?

Para obtener ms informacin sobre las caractersticas y cambios que se introdujeron a las versiones anteriores de Active-HDL, se refieren a la historia de la liberacin de ActiveHDL. Ver Documentacin en lnea para obtener ms informacin.

Limitaciones de la edicin de estudiante

La edicin de estudiante de Active-HDL 9.1 se entrega con las siguientes limitaciones:

Instalacin de red no est disponible Nmero de diseos en un espacio de trabajo se limita a 1 diseo Resultados de la simulacin es limitada y funciona a una velocidad reducida. Limitacin en la mxima instancia permitido es 2000. Simulacin se detendr despus de llegar a esta limitacin. Visor de forma de onda estndar no est disponible para la generacin, as como para ver los resultados de la simulacin (*.awf). Visor de forma de onda estndar ha sido reemplazado por el visor de forma de onda acelerado. Simulacin Off-line (Post simulacin depurar) est desactivado Co-simulacin de bloques de Handel-C est desactivado Simulacin de EDIF netlists est deshabilitado Modo por lotes (VSimSA) no est disponible Editor de diagramas de bloque puede contener hasta 20 smbolos/fubs Editor de diagramas de estado puede contener hasta 20 Estados Comparacin de los resultados de la simulacin guardados en los archivos de visor de forma de onda estndar (*.awf) est deshabilitado en el GUI y en la lnea de comandos Especificacin de estmulos personalizados guardados en los archivos del Banco Asitico de desarrollo o VCD est desactivado

Importacin de todos los proyectos de terceros est desactivado La opcin de exportar a HTML/PDF permite exportar diagramas de bloque y estado que contienen hasta 20 smbolos/fubs y 20 Estados; exportacin de imgenes a grficos vectoriales no est disponible Bibliotecas de simulacin de Atmel no estn disponibles Xilinx esquemticas bibliotecas estn disponibles

Adems, las siguientes herramientas y opciones no estn disponibles o limitada

Visor de flujo de datos avanzada Avanzada de exportacin PDF Conversin de la biblioteca BDE Depuracin de cdigo C Cobertura de cdigo, expresin cobertura, cobertura de camino y cobertura de palanca Analizador de diseo Seguir objeto HDE acciones grabador/reproductor Visor de memoria Generacin de cdigo multiproceso para mquinas de estado Asistente VHPI/PLI/VPI/DPI-C Integracin de granja de servidores Interfaces de terceros: -Interfaz de memoria Denali -Interfaz Debussy -Cubierta e interfaz DVM -Interfaz de Control de revisin fuente -Interfaz de SWIFT Agente de seal VHDL XTrace Herramientas de conversin para el estndar y aceler el visor de forma de onda Gerente de diseo de flujo admite slo las ltimas versiones de las siguientes herramientas:

Sntesis de HDL 1. Altera Quartus II sntesis y aplicacin 10.0/10.1/11.0/11.1 2. Lattice diamante LSE 1.1/1.2/1.3 3. Sntesis y aplicacin del enrejado en diamante 1.1/1.2/1.3 4. El Mentor Graphics LeonardoSpectrum 2008/2009/2010 5. Mentor Graphics precisin RTL 2009/2010/2011 6. Synopsys Synplify / Premier Synplify Pro/Synplify/Synplify Premier con diseo Planner E-2010.09/E-2011.03/F-2011.09 7. Synopsys Synplify Pro D-2009.12/E-2010.09/E-2011.03 de Actel 8. Synopsys Synplify Pro D-2009.12/D-2010.03/E-2010.09/E-2011.03 de rejas 9. Xilinx XST 13.1/13.2/13.3 VHDL/Verilog Implementacin 1. Actel diseo 8.6/9.0/9.1 2. Altera Quartus II aplicacin 10.0/10.1/11.0/11.1 3. Lattice Classic (soporta todas las versiones) 4. Lattice diamante 1.1/1.2/1.3 5. QuickLogic QuickWorks 2008.x/2009.x/2010 6. Xilinx ISE /WebPack 13.1/13.2/13.3