Badanie waciwoci ukadw TTL 17 padziernika 2013

Kamil Nowak Aleksandra Mrowiec

Cel cwiczenia
Empiryczne zapoznanie si z zasad dziaania bramek logicznych TTL.

Opis doswiadczenia
Pierwszym zadaniem byo sprawdzenie poprawnoci dziaania bramki NAND TTL. Aby tego dokonad podczylimy ukad 1:

A nastpnie na wejciach bramki przykadalimy kolejno odpowiednie wartoci logiczne (1 5V, 0 masa). Z woltomierza odczytalimy wartoci podane w tabeli 1. Wyniki potwierdziy poprawne dziaanie bramki. Nastpnie moglimy zmontowad kolejny ukad (2):

Na jednym z wejd bramki jest cay czas logiczna 1, za drugie podczone jest do zasilacza regulowanego, ktry daje napicia od 0 do 5V. Woltomierze pozwalaj na sprawdzanie napid zarwno na wejciu, jak i wyjciu bramki. Wyniki zostay zebrane w tabeli 3 oraz zilustrowane na wykresie 1.

Strona 1

Badanie waciwoci ukadw TTL 17 padziernika 2013

Ostatnim etapem byo zoenie ukadu 3:

I podczanie do niego kolejno opornikw z pytki. Aby uzyskad stan wysoki na wyjciu, oba wejcia byy podczone do logicznego zera. Zmierzone zostay napicie i natenie na wyjciu z bramki dla kadego rezystora. Opr rwny 0 uzyskalimy przez zetknicie kabli w punkcie przeznaczonym dla rezystora, za nieskooczony opr to wynik uniesienia koocwek przewodw w powietrzu. Wyniki zostay umieszczone w tabeli 2. Na ich podstawie powsta te wykres 2.

Tabele pomiarowe
1. Sprawdzenie poprawnoci dziaania ukadu TTL.
Wejcie 1 Wejcie 2 U wyjcia [V] 0 0 4,42 0 1 4,41 1 0 4,41 1 1 0,168

2. Tabela pomiarowa napicia (U) i natenia (I) w zalenoci od zadanego oporu (R). Tabela pomiarowa do schematu 3.
R []

I [A]
0,0

U [V]
4,410

100000 33000 22000 10000 5600 2200 1600 820

42,1 115,3 164,5 349,2 618,0 1502,0 2990,0 3678,0

4,120 3,780 3,600 3,517 3,483 3,426 3,403 3,334 Strona 2

Badanie waciwoci ukadw TTL 17 padziernika 2013 470 270 100 51 27 0 6840,0 10840,0 21370,0 29190,0 35470,0 46600,0 3,210 2,946 2,134 1,510 1,000 0,070

3. Tabela pomiarowa napicia wyjcia (Uwyj) w zalenoci od zadanego napicia wejcia (Uwej). Tabela pomiarowa do schematu 2.
U wejcia [V] U wyjcia [V] 0,223 4,380 0,443 4,361 0,585 4,303 0,836 4,017 1,032 3,754 1,256 3,213 1,458 1,137 1,552 0,314 1,756 0,295 2,019 0,277 2,58 0,259 2,976 0,241 3,527 0,223 4,13 0,206

Obliczenia
Marginesy zakce dla stanu niskiego MZL oraz stany wysokiego MZH wyraaj si wzorami:
= [] = []

Gdzie: UI L maksymalne napicie wejciowe dla stanu niskiego, UOL minimalne napicie wejciowe dla stanu wysokiego, UOH, UOL napicia wyjcia odpowiadajce stanom: wysokiemu i niskiemu. Amplituda logiczna, ktra zostaa przedstawiona na wykresie 1, wyraa si wzorem:
= []

Strona 3

Badanie waciwoci ukadw TTL 17 padziernika 2013

Korzystajc ze wzorw oraz wykresu otrzymujemy nastpujce wartoci: UI L 0,83 V UO L 0,325 V UI H 1,55 V UO H 4 V
= 0.83 0,325 = 0,505[] = 4 1.55 = 2.45[] = 4 0,325 = 3.675[]

Rezystancje wyjciow wyliczamy korzystajc (po przeksztaceniu) z wzoru prawa Ohma: U R= I [] Wybieramy punkt pracy: IO = 21,37mA = 0,02A UO = 2,134 V Dla tak wybranego punktu pracy rezystancja wyjciowa w stanie 1 wynosi:
= 2,134 = = 101.619[] 0,021

Prd zwarcia bramki to 46,6mA.

Strona 4