El microprocesador

Z80
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Carlos Canto Q.
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Carlos Canto Q.
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Arquitectura del microprocesador Z80
NMI INT
ARQUITECTURA FUNDAMENTAL DEL MICROPROCESADOR Z80
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BRQ BAK
IFF1 IFF2
REGISTROS DE
PROPSITO ESPECIAL
CONTROL DE
INTERRUPCIONES
UNIDAD LGICA
ARITMTICA
INDICE IX
INDICE IY
PC
R
BANDERAS
PUNTERO DE PILA
REGISTROS DE
PROPSITO GENERAL
I
WR
CONTROL
DEL SISTEMA
RD
MREQ
IORQ
RFSH
HALT
WAIT
M1
CLK
RESET
A0-A15
D0-D7
BUS DE DATOS
BUS DE DIRECCIONES
A
B
D
H
C
E
L
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ARQUITECTURA FUNDAMENTAL DEL MICROPROCESADOR Z80
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ARQUITECTURA FUNDAMENTAL DEL MICROPROCESADOR Z80
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El Z80 cuenta con un total de 22
registros internos clasificados como:
De propsito General
todos de 8 bits
Un grupo de ellos constituyen los
registros principales y se nominan:
A,B,C,D,E,H,L, Flags
otro grupo igual forman los registros
alternos y se nominan como:
A,B,C,D,E,H,L,Flags
Solamente uno de los dos grupos se
puede activar a la vez
se pueden agrupar en pares para
contener datos de 16 bits o
direcciones de memoria, los pares
son:
BC,DE,HL, y AF
Modelo de programaci Modelo de programaci n n
del z80 del z80
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Registros de propsito especial
I ( 8 bits ) R (7 bits)
INDICE IX (16 bits)
INDICE IY (16 bits)
APUNTADOR DE PILA SP
CONTADOR DE PROGRAMA PC
El PC es un registro de 16 bits que contiene la direccin de la
instruccin que va ser trada de la memoria.
Siempre apunta al inicio de la siguiente instruccin.
El PC se incrementa automticamente en 1,2,3 4
dependiendo del tamao de la instruccin.
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Registros de propsito especial
I ( 8 bits ) R (7 bits)
INDICE IX (16 bits)
INDICE IY (16 bits)
APUNTADOR DE PILA SP
CONTADOR DE PROGRAMA PC
Es un registro de 16 bits que contiene la direccin del
ltimo dato introducido al STACK o pila
se incrementa automticamente al sacar (POP) un dato
del stack
Se decrementa automticamente al introducir (PUSH)
un dato al stack .
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Registros de propsito especial
I ( 8 bits ) R (7 bits)
INDICE IX (16 bits)
INDICE IY (16 bits)
APUNTADOR DE PILA SP
CONTADOR DE PROGRAMA PC
Registros de 16 bits que permiten el acceso a memoria
mediante el modo de direccionamiento indexado.
Facilitan la manipulacin de datos en tablas conteniendo la
direccin base o de referencia a la que se le agregar el
desplazamiento de la ubicacin del dato para formar la
direccin de memoria.
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Registros de propsito especial
I ( 8 bits ) R (7 bits)
INDICE IX (16 bits)
INDICE IY (16 bits)
APUNTADOR DE PILA SP
CONTADOR DE PROGRAMA PC
El registro I contiene el vector de interrupciones
de 8 bits
Este vector sumado al proporcionado por el
perifrico que requiere la interrupcin forma la
direccin efectiva del acceso a memoria.
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Registros de propsito especial
I ( 8 bits ) R (7 bits)
INDICE IX (16 bits)
INDICE IY (16 bits)
APUNTADOR DE PILA SP
CONTADOR DE PROGRAMA PC
El registro R (REFRESCO)
es de 7 bits
Se usa para refresco de la
memoria RAM dinmica.
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El registro de banderas o Flags
Est formado por un grupo de flip flops que
se agrupan como un registro para
manipularlos juntos.
Cada bit o bandera indica una condicin del
resultado de alguna operacin lgica o
aritmtica.
En algunos microprocesadores se conoce
como registro de STATUS DE PROGRAMA o
PSW.
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C
N P/V X H X Z S
Acarreo
La bandera de acarreo (Carry) se pone
en uno para indicar que existe un
acarreo en el bit ms significativo del
acumulador al hacer una operacin de
suma resta
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C
N P/V X H X Z S
ESTA BANDERA SE EMPLEA CON LAS OPERACIONES
EN BCD DE SUMA Y RESTA .
ES UNO ANTE UNA RESTA (BORROW) Y CERO
ANTE SUMA.
Resta
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Despus de una operacin lgica, indica con un 1
paridad par y con un 0 la paridad impar.
Despus de una operacin aritmtica, indica con un 1
un desbordamiento u overflow .
Con 8 bits se puede representar cantidades entre -
128 (80H) a +127(7FH)
C
N P/V X H X Z S
Paridad/Desbordamiento
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C
N P/V X H X Z S
Para operaciones en BCD ,
indica con un uno que se ha
producido acarreo en los bits 4
Acarreo intermedio BCD
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C
N P/V X H X Z S
Se hace uno cuando el resultado de
una operacin es cero
o bien cuando el contenido del
registro Acumulador es cero
Bandera Cero
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C
N P/V X H X Z S
Se hace 1 cuando el resultado de una
operacin es negativo
y cero si el resultado es positivo.
se puede pensar que es una copia del
bit ms significativo del resultado
Bandera signo
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1) Bsqueda de una Instruccn (FETCH) el PC es enviado a la memoria
Ejemplo de la ejecucin de una instruccin
LD D,C ; DC
TRANSFERIR EL VALOR DEL REGISTRO C AL REGISTRO D
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2) El PC es incrementado
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3) La instruccin llega de la memoria a IR
(Instruccin Register)
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4)El contenido de C es depositado en el TEMP (registro
Temporal)
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5) El contenido de TEMP se deposita en D
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Al final de la transferencia el contenido de C es copiado en D
El contenido de D se pierde pero ahora tenemos dos
copias del contenido de C
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Existe una doble transferencia simultnea
Otro ejemplo: ADD A,B ; AA+B
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Fin de la ejecucin de la instruccin
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El microprocesador Z80 est integrado en una pastilla de 40
pines. Estos terminales pueden agruparse funcionalmente
como muestra la figura:
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Bus de direcciones
El bus de direcciones est formado por 16 lneas que van desde
la lnea A0 hasta la lnea A15. Estas lneas poseen la habilidad
de tri state, de modo que cuando el bus de direcciones est
inactivo, se encuentran en un estado de alta impedancia.
Cuando el procesador maneja dispositivos de I/O, las 8 lneas
menos significativas de este bus contienen la direccin del
dispositivo, la cual puede tener un valor entre 0 y 255 (d).
Por otro lado, las lneas menos significativas de este bus
contienen, durante un lapso en ejecucin da cada instruccin, el
valor presente en el registro de Refresh de memoria R.
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Bus de datos
Est formado por 8 lneas que van desde la lnea D0 a la
lnea D7. Este bus es bidireccional permitiendo la
transferencia de informacin desde la CPU haca la memoria
o dispositivos de I/O y viceversa. Es tambin un bus contri-
state.
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Terminales para control de Memoria y
puertos de E/S
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CICLO DE MAQUINA UNO (M1),
Salida activa en nivel bajo, indica que en este ciclo de mquina uno el
microprocesador va a obtener el cdigo operacional de una instruccin,
en las instrucciones que tienen un cdigo operacional de 2 bytes esta
seal se opera al obtener cada uno de los bytes del cdigo operacional,
al igual que para indicar el reconocimiento de un ciclo de interrupcin
cuando ocurre (IORQ)'.
REQUERIMIENTO DE MEMORIA
(MREQ)', Pin 19
Salida activa en nivel bajo, esta seal indica una peticin que
interrelaciona a la memoria con la CPU, obtiene una direccin valida
de las lneas de direccionamiento, esta terminal tiene capacidad del
tercer estado.
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REQUERIMIfNTO DE E/S (IORQ), Pin 20
Es salida triestado activa en nivel bajo, esta seal indica que la
mitad baja del bus de direcciones mantiene una direccin vlida de
E/S, para efectuar una operacin de lectura o escritura de E/S, se
genera esta seal cuando el ciclo de maquina 1 (M1) reconoce una
interrupcin, indica que el vector de respuesta de la interrupcin se
coloca en el bus de datos, las operaciones de reconocimiento de
interrupcin ocurren durante el ciclo de maquina 1, mientras que
las operaciones de E/S nunca se producen durante este ciclo
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LECTURA (RD), Pin 21
Salida triestado activa en nivel bajo, indica que la CPU desea leer
datos desde la memoria de un dispositivo externo de E/S, el
dispositivo E/S se direcciona a la memoria o al perifrico, se usa
esta terminal para dirigir los datos al bus de datos de la CPU.
ESCRITURA (WR)', pin 22
Salida triestado activa en nivel bajo, indica que el bus de datos de
la CPU va a obtener datos vlidos para ser almacenados en la
memoria o en algn dispositivo de E/S.
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REFRESCO DE LA MEMORIA
DINMICA (RFSH)', Pin 28
Salida activa en nivel bajo, indica que los siete bits inferiores de
las lneas de direccionamiento contienen una direccin vlida de
refresco de memoria, se utiliza para el mantenimiento de datos en
memorias dinmicas, con esta se efecta una lectura de
refrescamiento para todas las memorias dinmicas.
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Terminales para control del
Microprocesador
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PARO (HALT), Pin 18
Salida que activa en nivel bajo, indica que la CPU realiza una
instruccin por software de paro (HALT), y que espera una
interrupcin (NMI)' o (INT)' antes de que continue la operacin,
mientras permanezca en este estado la CPU ejecuta operaciones
NOP, para mantener activo el refresco de las memorias dinmicas, al
aplicarse un reset se continua con la operacin.
ESPERA (WAIT), Pin 24
Es una entrada activa en nivel bajo, le indica al microprocesador que
la memoria direccionada o los dispositivos perifricos de E/S no son
tan rpidos como para realizar una transferencia de datos a la
velocidad de la CPU, o no estn listos para una transferencia de
informacin, la CPU continua con el estado de espera durante todo
el tiempo que esta terminal es activa, esto les permite a los otros
dispositivos sincronizarse con la CPU.
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REQUISICIN DE INTERRUPCIN
MASCARABLE (INT), Pin 16
Entrada activa en nivel bajo, esta terminal se acciona con
dispositivos E/S externos, una requisicin (INT)' se atiende al
final de la instruccin que se ejecuta, si el enable interno del
Flip Flop de interrupcin IFF1 controlado por software se
encuentra habilitado, y si la requisicin de bus no esta activa, al
aceptar la CPU una interrupcin enva una seal de
reconocimiento, la peticin de E/S se realiza durante el ciclo de
mquina 1, al principio del siguiente ciclo de instruccin, esta
peticin solo es valida bajo control del programa interno,
reconociendo la CPU tres modos diferentes de interrupcin.
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INTERRUPCIN NO MASCARABLE
(NMI)', Pin 17
Entrada que se activa con un flanco de bajada mediante un
impulso que identifica una interrupcin obligada, posiciona al
contador de programa (PC) en la direccin 0066h desde donde
continua el proceso, esta tiene una prioridad ms alta que la
interrupcin (INT)' y siempre se reconoce al final de la
instruccin que se ejecuta, independientemente del estado del
IFF1, el contador de programa PC se almacena automticamente
en el stack pointer externo de forma que el usuario regrese al
programa en el mismo punto del que fu interrumpido.
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REINICIALIZACIN (RESET), Pin 26
Entrada que se activa con un flanco de bajada mediante un impulso,
obliga a la CPU a reiniciar su actividad, coloca al contador de
programa (PC) en la localidad de inicio de memoria 0000h, desde
donde empieza el proceso, durante este tiempo el bus de direcciones
y el bus de datos adquieren el estado de alta impedancia y todas las
terminales de control de salida adquieren el estado inactivo.
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Terminales para control de Buses
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REQUERIMIENTO DE LAS
TERMINALES DE LA CPU (BUSRQ), Pin
25
Esta entrada es activa en nivel bajo, le indica a la CPU que
coloque todas sus lneas en estado de alta impedancia, (tan pronto
el ciclo de maquina 1 actual termine), a peticin del perifrico
externo que desea tomar el control del sistema, regresa el control
a la CPU cuando esta seal (BUSRQ)' pasa al nivel alto, se utiliza
para pedir que el bus de direcciones, el bus de datos y las
terminales de salida triestado del bus de control vayan a un estado
de alta impedancia de tal forma que otros dispositivos controlen
esos buses.
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ENTREGA DE LAS TERMINALES DE
LA CPU (BUSAK)', Pin 23
Salida activa en nivel bajo, es una indicacin para el perifrico
que efecta una peticin (BUSRQ)' de que su peticin ha sido
concedida por parte del microprocesador, sirve para indicar al
dispositivo que solicita este reconocimiento, que el bus de
direcciones, el bus de datos y el bus de las terminales de control
triestado han sido puestos en su estado de alta impedancia y que
el dispositivo externo puede ahora controlar estas terminales.
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El reloj y la Alimentacin de poder
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RELOJ (CK), Pin 6
Entrada configurada por un tren de impulsos tiles, es la diferencia
que permite la secuencia de tiempos de operacin, se implanta
fsicamente con un oscilador de onda cuadrada cuya frecuencia
depende del tipo de caractersticas de la CPU Z80, requiere
oscilacin de una fase con niveles TTL, una forma de satisfacer
todos los requerimientos de voltaje es por medio de una resistencia
de activacin "pull up" de 330 ohms conectada entre +Vcc y la
terminal de salida de un oscilador implantado con circuitos TTL que
generen oscilaciones.
El Z80 requiere solamente una seal de reloj. La frecuencia de esta
seal para el Z80 es desde 2.5 Mhz , 4 MHhz y hasta 8 Mhz.
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.ALIMENTACIN POSITIVA DE +5 V (Vcc)
Pin 11
Esta es una entrada de alimentacin de tensin de +5 volts con un 5 %
de tolerancia. El Z80 consume una corriente mxima de 200 mA.
TIERRA (GND), Pin 29
Terminal de alimentacin negativa, requiere un potencial de 0.0 volts
que sirven de referencia para la interconexin de los dispositivos.