SUBSISTEMA DE MEMORIA

1. Dada un cach de tamao 32 bytes y bloques de tamao 4 bytes, en la que los bloques se ubican por correspondencia directa, a. En qu bloque va el byte 36 de memoria? b. En qu bloque va la palabra 36 de memoria? 2. Considerar una memoria cach de 64 bloques y un tamao de bloque de 16 bytes. Qu nmero de bloque de la cach le corresponde a la direccin del byte 1200 de memoria principal? 3. Dada una cach de tamao 256 bytes y bloques de tamao 32 bytes, en la que los bloques se ubican por correspondencia directa, qu bloque de la cache le corresponde a la direccin del byte 280 de memoria principal? 4. Calcular la capacidad de almacenamiento total en bits que se necesita para implementar una memoria cach de correspondencia directa de 64 KBytes de datos, bloques de 1 palabra y direcciones de 32 bits. Considerar que cada bloque de la cach necesita un campo de etiqueta (del tamao adecuado) y un campo de validez (de 1 bit). 5. Calcular la capacidad de almacenamiento total en bits que se necesita para implementar una memoria cach de correspondencia directa de 64 KBytes de datos, bloques de 4 palabras y direcciones de 32 bits. Considerar que cada bloque de la cach necesita un campo de etiqueta (del tamao adecuado) y un campo de validez (de 1 bit). 6. Calcular la capacidad de almacenamiento total en bits que se necesita para implementar una memoria cach asociativa por conjuntos de 2 vas de 64 Kbytes de datos, bloques de 4 palabras y direcciones de 32 bits. Considerar que cada bloque de la cach necesita un campo de etiqueta (del tamao adecuado) y un campo de validez (de 1 bit). 7. Repita el ejercicio anterior suponiendo que la cach es asociativa por conjuntos de 4 vas. a. Qu cantidad de almacenamiento se necesita? b. Qu conclusin puede extraer a la vista de los resultados? 8. Incrementar la asociatividad implica usar ms comparadores y aumentar el tamao de la etiqueta para cada bloque. Suponiendo una cache de 4K bloques, bloques de 2 palabras y una direccin de 32 bits, calcular el nmero total de conjuntos y el nmero total de bits de la etiqueta suponiendo que la cache es de correspondencia directa, asociativa por conjuntos de 2 y 4 vas y completamente asociativa. 9. Considrese la siguiente secuencia de referencias a memoria lanzadas por el procesador: 0, 15, 120, 8, 113, 60, 75, 112, 1, 23, 65

y las tres siguientes configuraciones de memoria cache: (a) Nmero de conjuntos = 1. Grado de asociatividad = 4 Tamao de bloque = 8 palabras (b) Nmero de conjuntos = 32 Grado de asociatividad = 2 Tamao de bloque = 16 palabras (c) Nmero de conjuntos = 8 Grado de asociatividad = 1 Tamao de bloque = 32 palabras Para cada una de las configuraciones anteriores, se pide: 1. Tamao de la cache en bytes 2. Tipo de mapeo o correspondencia 3. Indicar para cada referencia: A qu palabra se accede dentro del bloque?, cul es el tag del bloque? y en qu nmero de conjunto se mapea? 10. Dada la siguiente secuencia de referencias a palabras de memoria y suponiendo una memoria cach de correspondencia directa de 16 bloques y 4 bytes por bloque que inicialmente est vaca, etiquetar cada referencia de la lista como un acierto o un fallo y mostrar el contenido final de la cache. 1, 4, 8, 5, 20, 17, 19, 56, 9, 11, 4, 43, 5, 6, 9, 17 11. Utilizando las referencias a memoria del ejercicio anterior, mostrar los aciertos y los fallos y el contenido final de la cach con una organizacin del tipo correspondencia directa con 16 bytes por bloque (4 palabras) y un tamao total de 16 palabras. 12. Calcular la tasa de fallos y la tasa de aciertos para los ejercicio 10 y 11. Qu se puede concluir a partir de esos valores? 13. Calcular el tiempo de acceso medio a memoria de una mquina con un tiempo de ciclo de reloj de 2ns, una penalizacin de fallo de 20 ciclos de reloj, una tasa de fallos de 0.05 fallos por instruccin y un tiempo de acceso a la cache de 1 ciclo de reloj (incluido el tiempo para la deteccin de acierto). Suponer que las penalizaciones de fallos en lectura y escritura son iguales. 14. Suponer que en la cach anterior mejoramos la tasa de fallos de 0.05 a 0.03 fallos por instruccin duplicando el tamao de la memoria cach. Esto causa que el tiempo de acceso a la cach pase a ser de 1.2 ciclos de reloj. En base al tiempo de acceso medio a la memoria, crees que es una buena solucin?. 15. Para una memoria principal de 16 MB se dispone de una memoria cache de 128 KB con una correspondencia asociativa por conjuntos de 8 vas. Si el nmero total de conjuntos que existen en la memoria cache es 256, cul sera el tamao de cada uno de los mdulos de una memoria entrelazada que optimizara el tiempo de transferencia de sta y la memoria cache y cmo estara organizada esta memoria entrelazada?

16. Supongamos que a un procesador cuya cache tiene bloques de 16 palabras se le ha medido una tasa de fallos por instruccin de 0.5%. Supongamos que el CPI sin fallos de cache es 1.2. Usando los tres tipos de organizaciones de memoria del problema anterior, cunto ms rpido es este procesador cuando usa una memoria paralela respecto a una entrelazada y respecto a una simple? 17. Supongamos que disponemos de una jerarqua de memoria en donde se utilizan para la memoria principal una de las tres organizaciones tpicas (simple, paralelo y entrelazada). Supongamos que el bloque de cache es de 16 palabras, que el ancho de la organizacin paralela es de 4 palabras y que el nmero de bancos de memoria es 4, para una organizacin entrelazada. Si el tiempo de ciclo de la memoria principal para un nuevo acceso es de 10 ciclos y el tiempo de acceso es de 1 ciclo, cul es la penalizacin de fallos de cache medida en nmero de ciclos de reloj para cada una de las organizaciones de memoria? 18. Cul es el impacto de dos organizaciones diferentes en el rendimiento de una CPU? Supongamos una CPU con un CPI de 1.5 y una duracin del ciclo de reloj de 20 ns. Supongamos que existen 1.3 referencias a memoria por instruccin y que el tamao de ambas caches es de 64 KB. Una cache es de correspondencia directa y la otra es asociativa por conjuntos de 2 vas. Como la velocidad de la CPU est ligada directamente a la velocidad de la cache, supongamos que al pasar de una cache de correspondencia directa a una asociativa por conjuntos es necesario aumentar el tiempo de ciclo de reloj un 8.5% para tener en cuenta el tiempo adicional del multiplexor de seleccin de la cache asociativa. La penalizacin de fallos es de 200 ns para cualquier organizacin de la cache. Con estos datos, calcular el tiempo medio de acceso a memoria y el rendimiento de la CPU. Qu organizacin de cache ofrece un mejor rendimiento?. Supongamos la siguiente tasa de fallos: 1. Para cache de correspondencia directa y tamao 64 KB, 3.9% 2. Para cache asociativa por conjuntos de 2 vas y mismo tamao, 3% 19. Supongamos que disponemos de un procesador con un CPI de 1.0, que todas las referencias a memoria aciertan en el primer nivel de la cache y que la frecuencia de reloj es de 500 MHz. Supongamos que el tiempo de acceso a la memoria principal es de 200 ns, incluyendo todo el manejo de fallos, y que la frecuencia de fallos por instruccin en la cache de primer nivel es del 5%. Cun rpida ser la mquina si aadimos un segundo nivel de cache que tiene un tiempo de acceso de 20 ns tanto para un acierto como para un fallo y es lo suficientemente grande para reducir la tasa de fallos en la memoria principal al 2%? 20. Calcular el tamao total de la tabla de pginas de un sistema de memoria virtual que tiene pginas de tamao 4Kbytes, direcciones virtuales de 32 bits y cada entrada de la tabla de pginas ocupa 4 bytes. 21. Considere un sistema de memoria virtual que posee direcciones virtuales de 40 bits, pginas de 16 Kbytes y direcciones fsicas de 36 bits. Si para cada pgina virtual la tabla de pginas posee un bit de validez, dirty bit y tres bits de proteccin, cul es el tamao total de la tabla de pginas para cada proceso de esta mquina? 22. Un computador dispone de 4 GB de memoria virtual de 16 MB de memoria fsica. El nmero de pginas que cabe en memoria principal es de 4096. Se pide:

1. Formato de las direcciones virtuales y fsicas. 2. Nmero mximo de pginas virtuales. 3. Si la CPU emite la direccin virtual 0x3F4AB76D, a qu nmero de pgina virtual y a qu desplazamiento dentro de la pgina hace referencia? 23. Un computador dispone de una memoria principal de 4 MB y de una cache de 32 Kbytes. La memoria principal est diseada como una memoria entrelazada, de manera que direcciones consecutivas se encuentran almacenadas en mdulos consecutivos, y con un nmero de mdulos tal que permita minimizar el tiempo de transferencia de bloque (penalizacin de fallo) entre sta y la memoria cache. La memoria cache tiene un tamao de bloque de 8 bytes, asociatividad 4 y poltica de reemplazo LRU. Se pide: 1. Nmero de mdulos de la memoria principal y tamao de los mismos. 2. Interpretacin de los bits de direccin segn la organizacin de la memoria principal, especificando los campos, su significado y el nmero de bits de los mismos. 3. Interpretacin de los bits de direccin segn la organizacin de la memoria cache, especificando campos y nmero de bits de cada campo. 4. Si un programa hace las siguientes referencias a BLOQUES: 63, 64, 128, 1025, 1026, 1027, 2049,127, 340, 4097, 1025, 1024, 6145, 6147, 6148, 3073, 128, 0, 125. Indicar el contenido de los bits de etiqueta correspondientes a cada bloque del conjunto 1. 24. Supongamos que ejecutamos un programa y obtenemos una tasa de fallos de instrucciones del 2% y una tasa de fallos de datos del 4%. Si la mquina donde lo ejecutamos tiene un CPI de 2 sin bloqueos a memoria y una penalizacin de fallos de 40 ciclos para todos los fallos, determinar cunto ms rpida sera una mquina con una cache perfecta sin fallos. (Suponga que el 36% de las instrucciones del programa son de acceso a memoria.) 25. Suponga ahora que a la mquina se le aplica una segmentacin mejor consiguiendo disminuir el CPI de 2 a 1, sin cambiar la frecuencia de reloj. Cunto ms rpida es ahora la mquina con cache ideal respecto a la mquina con cache real? Qu porcentaje de tiempo de ejecucin se emplea en bloqueos de memoria en cada caso? 26. Si en vez de tocar la segmentacin se dobla la frecuencia de reloj de la mquina original, compare los CPI de la mquina rpida y lenta cuando ambas tienen memoria real. Cunto ms rpida ser la mquina con cache real y reloj rpido respecto a la mquina con cache real y reloj lento? (Supnganse los mismos datos de tasa de fallos, etc..)