215MC Egt

Centro Nacional de Investigacin y Desarrollo Tecnolgico
Departamento de Ingeniera Electrnica
TESIS DE MAESTRA EN CIENCIAS

Sistema Fotovoltaico con Mnimo Almacenamiento de
Energa en el Enlace de CD
presentada por
Eder Gonzlez Toy

como requisito para la obtencin de grado de:
Maestra en Ciencias en Ingeniera Electrnica
Director de tesis:
Dr. Jorge Hugo Calleja Gjumlich
Cuernavaca, Morelos, Mxico.
agosto de 2008
Centro Nacional de Investigacin y Desarrollo Tecnolgico

Departamento de Ingeniera Electrnica
TESIS DE MAESTRA EN CIENCIAS

presentada por
Eder Gonzlez Toy

como requisito para la obtencin de grado de:
Maestra en Ciencias en Ingeniera Electrnica
Director de tesis:
Dr. Hugo Calleja Gjumlich
Jurado:
Dr. Abraham Claudio Snchez- Presidente
Dr. Carlos Aguilar Castillo - Secretario
Dr. Hugo Calleja Gjumlich - Vocal
Dr. Mario Ponce Silva - Vocal Suplente
Cuernavaca, Morelos, Mxico.
29 de agosto de 2008
Dedicatoria
A mis padres Jess Gonzlez Amador y Clelia Toy Villaseca, por darme la educacin y
las armas para enfrentarme a la vida, por el cario tan grande que me demuestran, porque
estoy seguro que comparten cada triunfo conmigo y en cada cada son el apoyo que quisiera
cualquier hijo, son los mejores padres que pudo darme dios, gracias por hacerme tan feliz,
este trabajo tambin es de ustedes.
A mis hermanos Dariem y Didier, por todo el apoyo que me dan, porque han sido mis
mejores amigos y por creen en m. A mi sobrina y a m cuada Nayeli. Los quiero no
olviden que siempre tendrn mi apoyo incondicional
A mis abuelitas Elfega Villaseca y Gloria Amador, por quererme tanto y por la fe que
tienen en m.
A Dana Luz Gonzlez Ojeda, por su amor, su cario, por ser la luz cuando senta que la
presin oscureca mis objetivos, por hacerme creer en el amor incondicional, porque en los
momentos difciles siempre estaba ah siendo el pilar ms slido que no me dejaba caer, por
todas las vivencias inolvidables que pasamos juntos, porque sin ti esta maestra no hubiera
sido lo grandiosa que fue. Te amo preciosa, sin duda eres la razn por la cual soy
inmensamente feliz.
Agradecimientos
A Dios, por darme la fortaleza de ser constante en todo lo que hago.
A mi asesor Dr. Jorge Hugo Calleja Gjumlich, por sus consejos tan acertados durante
el desarrollo de este trabajo.
A mis revisores, Dr. Carlos Aguilar Castillo y Dr. Abraham Claudio Snchez, por los
comentarios que me ayudaron a mejorar esta investigacin.
A mis profesores: M.C. Jos Martn Ramos Lpez, Dr. Jess Aguayo Alquicira, Dr.
Mario Ponce Silva, Dr. Marco A. Oliver Salazar, Dra. Mara Cotorogea, Dr. Alejandro
Rodrguez Palacios, Dr. Jaime Arau Roffiel y Dr. Lus Gerardo Vela Valds por sus
enseanzas.
A mi to Anibal Toy y al que es como mi otro hermano Breth Toy, por su amistad, sus
consejos y su apoyo incondicional.
A toda mi familia: Gabriel Gonzlez, Teresa Gonzlez, Doramara Gonzlez y familia,

familia Gonzlez Toy, familia Toy Garca , familia Hernndez Toy , familia Toy Antonio,
familia Toy Chiu y Clemente Toy , por ser un pilar muy fuerte en mi vida.
A la seora Ernestina Ojeda, por el apoyo incondicional, por su amistad y por

adoptarme como un hijo.
A la familia Ojeda, por hacerme sentir como uno ms de ustedes.
A mi amiga Gisela Morales Amaro, por su amistad y por alegrar muchos momentos
que pase en la maestra. Sin ti hubiera sido muy aburrido.
A mis amigos y compaeros: Eliseo Gonzlez, Moiss Petriz, Hctor Fernndez,

Armando Prez, Ivn Anota, Oscar Corpi, Francisco Alegra, a todos mis amigos del
Tecnolgico de Minatitln, Miguel ngel Alcntara, Eusebia Guerrero, Omar Hernndez,
Arnoldo Pacheco, Diego Balderrama, Marcos Mndez, Efran Dueas, Isaura Hernndez,
Ignacio Ramrez, Benedicto Lpez, Ronay Estrada, Ivn Viveros, Jorge Lus Raymundo,
Ricardo Mateos, Cornelio y Josefa Morales, Eduardo Bernal y Lus Madrid, gracias por su
apoyo y amistad.
A la familia Aguilar Domnguez, por brindarme su amistad.
A la Lic. Olivia Maquinay, Ana Prez, Mayra Correa y Manuel Espaa, por la ayuda y
el trato tan amable que siempre me dieron.
Al Centro Nacional de Investigacin y Desarrollo Tecnolgico (CENIDET), por

brindarme la oportunidad de crecer profesionalmente.
Al Consejo Nacional de Ciencia y Tecnologa (CONACYT) y a la Direccin General

de Educacin Superior Tecnolgica (DGEST), por el apoyo econmico que me permiti
concluir mis estudios.

Resumen
En la actualidad la generacin de energa con combustibles fsiles es la principal fuente de
contaminacin en el mundo. Por lo tanto, la generacin de energa limpia y de calidad es uno los
temas ms importantes para la investigacin. La ubicacin geogrfica de Mxico lo hace un pas
con buenos recursos para generar energa solar, que es una de alternativa para generar energa
limpia. La explotacin de estos recursos ayudara a disminuir los picos de demanda que se le
exigen a la compaa suministradora (CFE).
Un sistema fotovoltaico conectado a red acondiciona la tensin de salida de un banco de
celdas, a fin de que inyecte una corriente sinusoidal a la lnea a travs de un proceso de
conversin de la energa; como fuente de cogeneracin con la red.
En esta tesis se presenta un sistema fotovoltaico de dos etapas (SFV) con mnimo
almacenamiento de energa en el enlace de CD. La energa se obtiene de un banco de celdas
fotovoltaicas, a las que se les aplica un algoritmo de punto de mxima potencia (PMP) a fin de
maximizar su aprovechamiento. El voltaje de salida de las celdas se eleva por medio de un
convertidor CD/CD (primera etapa) entrelazado, el cual demanda un rizo pequeo de las celdas
para su buen funcionamiento. Despus, se tiene el capacitor de enlace que forma parte del
convertidor CD/CD y que, adems, es el elemento que almacena la energa que no demanda el
inversor. El voltaje en el enlace se mantiene dentro de lmites fijados de antemano, mediante un
control de dos niveles. Por ltimo, el inversor (segunda etapa) genera una corriente sinusoidal y
la inyecta a la red con un alto factor de potencia y baja distorsin armnica.
El objetivo principal de esta investigacin es la reduccin del capacitor de enlace, lo cual se
logra mediante un control adecuado de las etapas; consumindose la energa que se genera en las
celdas.
Photovoltaic System with Minimum Energy

Storage in the DC Link
Abstract
Nowadays, the power generation with fossil fuels is the main source of pollution in the
world. Therefore, one of the most important topics for research is the generation of clean
energy. Due to its geographical location, in Mexico there is widespread availability of
resources to generate electricity from solar energy. By taking advantage of these resources
it is possible to reduce the peak demand to the utility.
A grid-connected photovoltaic system adapts the output voltage from a bank of
photovoltaic cells, so that, through a process of energy conversion, injects current to the
mains, as a cogeneration source with the grid.
This thesis presents a two-stage photovoltaic system (PVS) with minimum energy
storage in the DC link. The energy is obtained from a bank of photovoltaic cells, and a
maximum power point tracking (MPPT) algorithm is applied, in order to maximize its
performance. The voltage is boosted through an interleaved DC/DC converter (first stage).
This converter draws low-ripple current from the cells. Next, there is a link capacitor which
is part of the DC/DC converter and also is the element that stores the energy that is not
injected into the mains. The voltage on the link is maintained within previously defined
limits, using a two-level control. Finally, the sinusoidal current is injected to the grid with a
high power factor and low harmonic distortion by the inverter (second stage).
The main goal of the research was to reduce the capacitor size. The goal is achieved
through proper control of the power stages, reaching a balance between the input and
output energies.
Tabla de contenido
Lista de figuras
Lista de tablas
IX
Notacin
XI
Captulo 1
Introduccin
1.1
Antecedentes
1.2
Planteamiento del problema
1.3
Estado del arte
1.3.1
Inversor conectado a red con alta fluctuacin de voltaje
1.3.2
Inversor sinusoidal monofsico de modo interruptor dual de tiempo

compartido
1.3.3
Sistema fotovoltaico basado en un convertidor Flyback, con circuito

reductor de rizo de corriente
10
1.3.4
Conclusin del estado del arte
11
1.4
Justificacin
12
1.5
Objetivos
12
1.5.1
Objetivo general
12
1.5.2
Objetivos especficos
12
1.6
Alcances y aportaciones
12
Captulo 2
El sistema fotovoltaico
15
2.1
Modelado de la celda fotovoltaica
16
2.1.1
Tecnologas de fabricacin
16
2.1.2
Caractersticas elctricas de la celda
17
2.1.3
Celda fotovoltaica emulada
17
2.1.4
Punto de mxima potencia (PMP)
20
2.2
Convertidor CD/CD
20
2.3
Convertidor CD/CA
21
2.4
Anlisis matemtico del almacenamiento de energa
23
2.4.1
28
Clculo del capacitor de enlace
Captulo 3
Diseo y Construccin del prototipo
31
3.1
Ecuaciones de diseo y funcionamiento del convertidor CD/CD
31
3.1.1
Esfuerzos de voltaje y corriente
32
3.1.2
Generacin de la seales de control
33
3.2
Diseo y armado del convertidor CD/CA
34
3.2.1
Diseo trmico
35
3.2.2
Circuito de gobierno para el inversor
39
3.2.2.1 Acondicionamiento de la seal y set point
40
3.2.2.2 Control por histresis
43
3.2.2.3 Comparador de histresis digital
44
3.2.2.4 Tiempo muerto y protecciones
45
3.3
Control del SFV
48
3.3
Control del voltaje en el capacitor de enlace
52
Captulo 4
Desarrollo del software y programacin
II
55
4.1
Funciones que debe realizar el microcontrolador
55
4.2
Algoritmos del sistema
56
4.2.1
Algoritmo de inicializacin y encendido suave
56
4.2.2
Algoritmo de PMP
57
4.2.3
Algoritmo de control del voltaje en el capacitor de enlace
59
4.2.4
Algoritmo de proteccin por sobrecorriente en el convertidor CD/CD
60
4.3
Dificultades que se presentaron en la programacin
61
Captulo 5
Resultados de simulacin y experimentales
63
5.1
Pruebas del SFV en el simulador PSIM
64
5.1
Pruebas al convertidor CD/CD
67
5.2
Pruebas al SFV
70
5.3
Pruebas al control del voltaje en el enlace de CD
73
5.4
Pruebas a las protecciones del SFV
80
5.5
Dificultades presentadas en el desarrollo de la investigacin
83
Captulo 6
Conclusiones
85
6.1
Conclusiones generales
85
6.2
Trabajos futuros
87
Referencias
89
Apndice A. Programa de control para SFV
93
III
IV
Lista de figuras
Figura 1.1
Inversores de sistemas fotovoltaicos en 1994 y 2002 mostrados

contra rangos de corriente y voltaje en CD.
Figura 1.2.
Diagrama a bloques de Sistema fotovoltaico conectado a red.
Figura 1.3.
Sistema Fotovoltaico de Inyeccin de Potencia Activa.
Figura 1.4.
Diagrama a bloques del sistema fotovoltaico conectado a red.
Figura 1.5.
Diagrama a bloques de un sistema fotovoltaico conectado a red con

alta fluctuacin del voltaje en el enlace.
Figura 1.6.
Circuito Inversor sinusoidal monofsico con convertidor Boost.
Figura 1.7.
Principio de operacin de inversor monofsico sinusoidal

modulado modo-dual de tiempo-compartido con convertidor Boost.
10
Figura 1.8.
Configuracin del circuito para el sistema propuesto en [8].
10
Figura 1.9.
Voltaje pulsante y capacitancia.
11
Figura 2.1
Diagrama a bloques del SFV.
16
Figura 2.2.
Comportamiento corriente-voltaje de la celda modelo SP75 marca

Siemens.
17
Figura 2.3.
Circuito que emula la celda fotovoltaica.
17
Figura 2.4.
Modelado de celda fotovoltaica.
18
Figura 2.5.
Caracterstica voltaje-corriente de la celda.
19
Figura 2.6.
Caracterstica voltaje-potencia de salida.
19
Figura 2.7.
Topologa con dos convertidores tipo Boost entrelazados

(interleaved).
21
Figura 2.8.
Inversor monofsico.
22
Figura 2.9.
Voltaje en el enlace de CD con un capacitor de 20 F.
23
Figura 2.10.
24
Figura 2.11.
Voltaje en el enlace de CD con un capacitor de 1000 F
24
Figura 2.12.
Espectro de corriente en el diodo del convertidor boost, C = 1000

F. Valor promedio = 1.62 A.
25
Figura 2.13.
Espectro de corriente en la entrada del inversor, C = 1000 F.

Valor promedio = 1.36 A.
26
Figura 2.14.
Sistema fotovoltaico representado con fuentes de corriente.
26
Figura 3.1.
Convertidor CD-CD prototipo de [5].
32
Figura 3.2.
Diagrama a bloques de circuito de control para el convertidor

CD/CD.
33
Figura 3.3.
Circuito esquemtico del circuito de mando para el convertidor

CD/CD.
33
Figura 3.4.
Circuito esquemtico del mdulo del inversor.
34
Figura 3.5.
Placa del mdulo del inversor.
35
Figura 3.6.
Modelo trmico de la etapa de potencia.
36
Figura 3.7.
Diagrama a bloques del acondicionamiento de seal y set point.
39
Figura 3.8.
Diagrama del circuito de sincronizacin con lnea.
40
Figura 3.9.
Circuito esquemtico del temporizador.
41
Figura 3.10
Circuito de control para el inversor. En el bloque A se genera la

seal de set point y en el B generan las seales de control.
42
Figura 3.11.
Placa del acondicionador de seal y set point.
43
Figura 3.12.
Patrn de conmutacin PWM sinusoidal.
44
Figura 3.13.
Diagrama para la histresis digital.
45
Figura 3.14.
Circuito de tiempo muerto y entradas de mando.
46
Figura 3.15.
Circuito de proteccin y sealizacin.
47
Figura 3.16.
Complemento de circuito de entradas de mando y sealizacin.
48
Figura 3.17.
Placa de protecciones del sistema y tiempo muerto.
48
Figura 3.18.
Diagrama a bloques de la etapa de control del SFV.
49
Figura 3.19.
Circuito de control del SFV.
51
Figura 3.20.
Diagrama a bloques de circuito de control para voltaje en el

capacitor de enlace.
52
Figura 3.21.
Esquema de niveles de voltaje en el capacitor de enlace.
53
Figura 4.1.
Diagrama de flujo de condiciones iniciales y encendido suave.
57
Figura 4.2.
Diagrama de flujo para el control del punto mxima potencia.
58
Figura 4.3.
VI
Voltaje en el enlace de CD con un capacitor de 100 F.
Diagrama del control del voltaje en VC.
59
Figura 4.4.
Diagrama de flujo de proteccin por sobrecorriente.
60
Figura 5.1.
Convertidor boost con celda modelada y seguidor del PMP.
64
Figura 5.2.
Inversor conectado a red.
65
Figura 5.3.
Sistema fotovoltaico simulado en PSIM.
66
Figura 5.4.
Voltaje en el capacitor de enlace.
66
Figura 5.5.
Corriente inyectada a la red.
67
Figura 5.6.
Potencia del sistema fotovoltaico.
67
Figura 5.7.
Corriente en la bobina IL1 (500 mA/div) y voltaje en la carga del

convertidor CD/CD VOCD (50 V/div) con 50 V en la entrada.
68
Figura 5.8.
Corriente en la bobina IL1 (1 A/div) y voltaje en la carga del

convertidor CD/CD VOCD (100 V/div) con 85 V en la entrada.
69
Figura 5.9.
Corriente en la bobina IL2 (2 A/div) corriente en la bobina IL1 (1

A/div) y voltaje en la carga del convertidor CD/CD VOCD (200
V/div) con 150 V en la entrada.
70
Figura 5.10.
Circuito de prueba para el SFV.
71
Figura 5.11.
Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de

salida VL (500 V/div) y voltaje en el enlace de CD VC (500 V/div)
con 120 V en la entrada.
71
Figura 5.12.

72
Figura 5.13.

72
Figura 5.14.
Corriente generada IL (1 A/div), voltaje en la bobina de salida VL

(500 V/div) y el voltaje en el capacitor de enlace VC (500 V/div)
73
Figura 5.15.
Circuito de pruebas con fuente de corriente.
74
Figura 5.16.
Formas de onda de corriente generada IL (2 A/div) y voltaje en el

capacitor de enlace VC (50 V/div).
75
Figura 5.17.
Formas de onda de corriente generada IL (2 A/div) y voltaje en el

capacitor de enlace VC (50 V/div) con el control trabajando de
manera ptima.
75
Figura 5.18.
Contenido armnico de la corriente generada.
76
Figura 5.19.
Formas de onda de corriente en el capacitor IC (5 A/div) y corriente

generada IL (5 A/div).
77
Figura 5.20.
Contenido armnico de la corriente en el capacitor de enlace.
77
Figura 5.21.
Formas de onda de la corriente generada IL (2 A/div) y voltaje en el
78
VII
capacitor de enlace VC (50 V/div) mostrando los niveles de control.

Figura 5.22.
Formas de onda con acercamiento de la corriente generada IL (2

A/div) y voltaje en el capacitor de enlace VC (50 V/div) mostrando
los niveles de control.
78
Figura 5.23.
Contenido armnico del voltaje en el capacitor de enlace.
79
Figura 5.24.
Formas de onda de la corriente generada IL (5 A/div), voltaje en la

carga VO (250 V/div) y potencia consumida por la carga PO (1
kW/div).
79
Figura 5.25.
Formas de onda de la corriente generada IL (5 A/div) y voltaje en la

carga VO (100 V/div) mostrando el desfasamiento entre ellas.
80
Figura 5.26.
Tiempo muerto entre seales de conmutacin para los IGBT.
80
Figura 5.27.
Seales de control (G1 y G2, G3 y G4), disparo de la proteccin por

sobretemperatura VST y seal producida por el inversor VSTINV.
81
Figura 5.28.
Seales de control (G1 y G4), voltaje de sensor hall VCRS, disparo

de la proteccin por sobrecorriente VSC y referencia de 8 V VCOMP1.
82
Figura 5.29.
Voltaje de lnea vlnea, voltaje del monitor de lnea Vmonitor y disparo

de la proteccin por ausencia de lnea Vislanding.
82
VIII
Lista de tablas
Tabla 2.1.
Especificaciones de para la construccin del convertidor CD/CD
21
Tabla 3.1.
Parmetros para el clculo de la resistencia trmica
38
Tabla 3.2.
Prdidas en los dispositivos
39
Tabla 3.3.
Temperaturas en diferentes puntos del mdulo
39
Tabla 5.1.
Valores medidos de IL1, IL2, IL1, VOCD y POCD ante variaciones en el

voltaje de entrada
70
IX
Notacin
A
Comparador del nivel superior
Comparador del nivel inferior
Capacitor de enlace
CCD
Capacitor de entrada
Cin
Capacitor de entrada
CO
Capacitor de salida
CO
Capacitor de salida
Cs
Capacitor de circuito de aligeramiento de potencia
Ciclo de trabajo
D1
Diodo 1 del convertidor boost
D2
Diodo 2 del convertidor boost
DAC1
Diodo 1 de CA
DAC2
Diodo 2 de CA
DC
Diodo de convertidor boost
DM1
Diodo principal
DS1
Diodo del circuito de aligeramiento de potencia
ECD
Energa proporcionada por la celda fotovoltaica

Energa de conmutacin de encendido del IGBT por el pulso de la corriente
pico ICP
Energa de conmutacin de apagado del IGBT por el pulso de la corriente pico
ICP
ESW(OFF)
ESW(ON)
XI
G1
Seal de compuerta de interruptor 1 del inversor
G2
G3
G4
GC1
Bloque de control del convertidor CD/CD
GC2
Bloque de control del convertidor CD/CA
GC3
Bloque de control para manejo del voltaje en enlace de CD
H1
Sensor de efecto Hall del convertidor CD/CD
H2
Sensor de efecto Hall del convertidor CD/CA
Incremento
ICD
Corriente de la fuente de CD
ICD-CD
Corriente del convertidor CD/CD
ICP
Corriente pico de salida
ID
Corriente en la unin
IDavg
Corriente promedio en los diodos del convertidor boost
IL
Corriente generada por el sistema
IL1
Corriente en el inductor 1 del convertidor boost
IL2
Corriente en el inductor 2 del convertidor boost
IP
Corriente pico de la red
IPV
Corriente de la celda fotovoltaica
IQrms
Corriente promedio en los interruptores del convertidor boost
ISAT
Corriente de saturacin
L1
Inductor 1 del convertidor boost
L11
Inductancia del devanado primario
L2
Inductor 2 del convertidor boost
L22
Inductor del devanado secundario
Lin
Bobina de convertidor boost
LO
Bobina de salida
Etapas en paralelo
Pact
Potencia actual
Pant
Potencia anterior
PD
Potencia disipada por cada diodo
XII
Pin
Potencia de entrada
PO
Potencia de salida del inversor
POCD
Potencia de salida del convertidor boost
pp
Potencia pico de la red
Pp
Potencia mxima
PQ
Potencia disipada por cada IGBT
PSS
Prdidas por conduccin
PSW
Prdidas por conmutacin
Q1
Interruptor 1 del convertidor boost
Q2
Interruptor 2 del convertidor boost
Resolucin
RCC
Resistencia de contactos y conexiones
RF
Resistencia asociada a las corrientes de fuga
RL
Resistencia de carga del inversor
RO
Resistencia de carga
SAC1
Interruptor 1 de CA
SAC2
Interruptor 2 de CA
SM1
Interruptor principal
SP
Set point
SS1
Interruptor del circuito de aligeramiento de potencia
SW1
Interruptor 1 del inversor puente completo
SW2
SW3
SW4
SW5
Interruptor del convertidor boost
Periodo
TA
Temperatura del ambiente
TC
Temperatura en el encapsulado
TD
Temperatura en el disipador
TJD
Temperatura en la unin del diodo
TJQ
Temperatura de unin en el IGBT
TJQ
Temperatura en la unin del IGBT
XIII
Vb
Voltaje de offset del interruptor superior del inversor
VC
Voltaje del capacitor de enlace
VC_0
Nivel inferior del rizo del voltaje del capacitor de enlace
VC_max
Nivel superior del rizo del voltaje del capacitor de enlace
VCC
Voltaje de alimentacin
VCD
Voltaje de la fuente de CD
VCE(sat)
Tensin colector-emisor de saturacin
VCMAX
Voltaje mximo en el capacitor de enlace
VCO
Voltaje inicial en el capacitor de enlace
VCOMP1
Referencia de 8 V
VCpp
Amplitud del rizo en el voltaje del capacitor enlace
VCRS
Voltaje de sensor Hall
VD
Voltaje en la unin
VD1
Voltaje mximo en el diodo 1 del convertidor boost
VD2
Voltaje mximo en el diodo 2 del convertidor boost
VFM
Cada de tensin en sentido directo
VFVmin
Voltaje mnimo de entrada para que funcione el sistema
Vin
Voltaje de entrada al convertidor boost
VINF
Voltaje de nivel inferior
Vislanding
Disparo de la proteccin por ausencia de lnea
VL
Voltaje en el inductor de salida
Vmonitor
Voltaje del monitor de lnea
VOCD
Voltaje en la resistencia de carga del convertidor boost
VP
Voltaje pico de la red
VPV
Voltaje de la celda fotovoltaica
VQ1
Voltaje mximo en el interruptor 1 del convertidor boost
VQ2
Voltaje mximo en el interruptor 2 del convertidor boost
Vs
Voltaje de alimentacin para interruptor superior del inversor
VSC
Disparo de la proteccin por sobrecorriente
VST
Disparo de la proteccin por sobretemperatura
VSTINV
Seal producida por el inversor
VSUP
Voltaje de nivel superior
XIV
VT
Voltaje que representa la temperatura de la celda
fs
Frecuencia de conmutacin
ipv
Seal de error de corriente en la celda
i11
Corriente en el devanado primario
i22
Corriente en el devanado secundario
iinv
Seal de error de la corriente de salida
iinv
Corriente pico del inversor
iL11
Corriente magnetizante de la L11
ilnea
Corriente de salida
is
Corriente en el circuito de aligeramiento de potencia
is
Corriente del circuito de aligeramiento de potencia
vc
Seal de error del voltaje en el enlace de CD
vboost
Voltaje de CA en el convertidor boost
vinv
Voltaje en el inversor
vlnea
Voltaje de la red elctrica
vs
Voltaje en el capacitor del circuito de aligeramiento de potencia
Fluctuacin de energa
EC
Fluctuacin de energa en el capacitor de enlace
IL1
Rizo en el inductor 1 del convertidor boost
IL2
Rizo en el inductor 2 del convertidor boost
IPV
Rizo de corriente demando a las celdas fotovoltaicas
VC
Rizo en el capacitor de enlace
Eficiencia
ngulo de fase entre la tensin y la corriente de salida
CS
Resistencia trmica encapsulado-disipador (IGBT)
JC
Resistencia trmica unin-encapsulado (IGBT)
JD
Resistencia trmica unin-encapsulado (diodo)
SA
Resistencia trmica disipador-ambiente
Frecuencia de la red en radianes
XV
Acrnimos
BJT
Transistor de unin bipolar
CA
Corriente alterna
CD
Corriente directa
CENIDET Centro Nacional de Investigacin y Desarrollo Tecnolgico

CFE
Comisin federal de electricidad
DSP
Procesador digital de seales
ESR
Resistencia serie equivalente
FV
Celda Fotovoltaica
IEEE
Instituto de ingenieros elctricos y electrnicos
IGBT
Transistor bipolar de compuerta aislada
IIE
Instituto de investigaciones elctricas
MOSFET
Transistor de efecto de campo
PMP
Punto de mxima potencia
PWM
Modulacin por ancho de pulso
SFV
Sistema fotovoltaico
THD
Distorsin armnica total
XVI
Captulo 1
Introduccin
A lo largo de los aos se ha generado energa elctrica con combustibles fsiles (petrleo, carbn
mineral y gas natural), los cuales son recursos finitos que, indudablemente, van a agotarse; de ah su
denominacin como "recursos no renovables". En la actualidad existen otras alternativas para
generar electricidad por medio de recursos renovables, los que se definen como formas de energa
que tienen una fuente prcticamente inagotable con respecto al tiempo de vida de un ser humano en
el planeta, y cuyo aprovechamiento es tcnicamente viable. Dentro de estos tipos de energa se
encuentran la solar, la elica (viento), la hidrulica (ros y pequeas cadas de agua), la biomasa
(materia orgnica), la geotermia (calor de las capas internas de la tierra), y la ocenica.
Los recursos renovables ofrecen la oportunidad de obtener energa para diversas aplicaciones.
Su aprovechamiento tiene menores impactos ambientales que el de las fuentes convencionales, y
ofrecen el potencial para satisfacer la totalidad de nuestras necesidades de energa, presentes y
futuras. Adems, su utilizacin contribuye a conservar los recursos energticos no renovables y
propicia el desarrollo regional.
En el caso concreto de la energa solar, la mayor parte del territorio de Mxico registra altos
niveles de insolacin durante la mayor parte del ao, equivalentes a 5 kWh/m2-da en promedio, lo
que se traduce en un alto potencial de aprovechamiento [1]. Si se toman en cuenta las regiones en las
que es posible la instalacin de sistemas fotovoltaicos, nuestro pas estara en la posibilidad de

repartir, en horarios de mayor demanda, el consumo de energa entre la compaa proveedora de
energa (CFE) y las diferentes plantas individuales ubicadas en las casas.
Los sistemas fotovoltaicos (SFV) tienen como funcin acondicionar la tensin de salida de un
banco de celdas, a fin de que sea compatible con los requerimientos de una aplicacin. Se clasifican
en autnomos e interconectados a la red. Los primeros se emplean principalmente en zonas rurales,
alejadas de los centros de produccin de la energa. Los segundos se utilizan como complemento al
suministro convencional, y se han convertido en una opcin muy atractiva para reducir los costos de
la energa en usuarios residenciales. En este caso, el SFV se encarga de convertir la tensin directa a
una alterna, con la amplitud y frecuencia adecuadas, independientemente de las variaciones que se
produzcan en el banco. En los ltimos aos, los sistemas fotovoltaicos conectados a la red han
tenido un profundo impacto en el ambiente comercial debido a la continua disminucin en los
costos, los avances en la electrnica de potencia, la nueva tecnologa de los semiconductores y los
incentivos favorables en un gran nmero de ciudades industrializadas.
1.1
Antecedentes
Las funciones que debe cumplir la etapa de potencia de un sistema fotovoltaico son las siguientes:
Generar una tensin alterna a partir de la directa generada por las celdas, o por un mdulo
intermedio. La forma de onda debe ser de calidad tal que sea compatible con la normalizacin
vigente, bien sea para aparatos interconectados a la red o para aplicaciones autnomas.
Contribuir a operar confiablemente a las celdas en el punto de mxima potencia (PMP), a fin de
maximizar su aprovechamiento.
A finales de los aos ochentas los SFV se basaron en inversores conmutados por lnea, con
potencias alrededor de 1 kW. Estas topologas eran robustas y baratas, pero presentaban el
inconveniente de que operaban con un factor de potencia bajo, entre 0.6 y 0.7, el cual se
compensaba con filtros especiales. Adems, estos inversores producan un contenido armnico
elevado en la corriente de salida. Como se utilizaba un solo banco de celdas y un solo inversor, a
estos sistemas se les denomin sistemas fotovoltaicos centralizados.
En concordancia con esta tendencia, a mediados de los noventas muchos SFV en el mercado
fueron del tipo central, conmutados por lnea, con niveles de potencia superiores a un 1kW. Estos
niveles son convenientes para SFV con bancos de celdas formados por varias hileras en paralelo,
como se muestra en la figura 1.1. Durante el desarrollo del programa Roofs, un programa de
subsidio patrocinado por el gobierno alemn, se evidenciaron las desventajas de esta tecnologa.
Estas incluan prdidas completas de generacin durante las interrupciones en la operacin de los
sistemas, debido a la mala unin de las hileras de celdas.
Fig. 1.1 Inversores de sistemas fotovoltaicos en 1994 y 2002 mostrados contra intervalos de
corriente y voltaje en CD [2].
Hoy en da la mayora de los inversores centrales estn compuestos por un inversor puente
completo, con seales de control PWM a frecuencias altas (superiores a 16 kHz), que convierten la
corriente de entrada de CD a una corriente de CA. Este concepto es bien conocido, robusto, eficiente
y de tecnologa barata que proporciona alta confiabilidad con bajo precio por Watt. Debido a la
frecuencia de conmutacin elevada, las eficiencias son menores que en los aparatos conmutados por
lnea.
Debido a las nuevas tecnologas en los semiconductores se empezaron a desarrollar nuevos
esquemas de SFV, buscando mejorar algunas caractersticas de los antiguos inversores. A
continuacin, se mencionan algunos conceptos para inversores utilizados en la actualidad en los

SFV.
Mdulo integrado: estos mdulos tienen niveles de potencia alrededor de 500 W (ver figura
1.1). Estn disponibles en el mercado desde mediados de los aos noventas, son simples, pequeos y
puede incrementarse la potencia instalada agregando ms mdulos en paralelo. Su intervalo de
voltaje de entrada est entre 30 y 150V, por lo que se necesita un elemento que ajuste el voltaje,
como un convertidor elevador. Sus desventajas principales son el alto precio por Watt, y el hecho de
que los mdulos no son reparables, lo que obliga a desecharlos cuando ocurre una falla.
En cadena (String): se disean para alimentarlos a partir de una sola cadena de celdas (ver
figura 1.1). Estos sistemas combinan las ventajas de los inversores centrales y de los mdulos
integrados. La conexin en serie de varios mdulos fotovoltaicos permite obtener ms de 2 kW (ver
figura 1.1). En este nivel de potencia, el intervalo de voltaje proporcionado por el arreglo
fotovoltaico est entre 150 y 450 V. Las ventajas de esta topologa son la gran cantidad de potencia
que pueden manejar, lo que disminuye el precio por Watt, y su eficiencia mayor a la de los
inversores centrales.
Multi-cadena (multi-string): El esquema ms reciente es el inversor multi-cadena, en el cual se
conectan varios convertidores CD/CD a un inversor central. Al contrario de los inversores string, los
inversores multi-cadena slo necesitan un inversor central para todas funciones de supervisin y
proteccin. Con este esquema se pretende sumar la ventaja de alto manejo de energa del inversor
string con el bajo costo del inversor central. En la actualidad, los inversores multi-cadena tienen
niveles de potencia de hasta 5 kW como se observa en la figura 1.1, aunque este lmite est dictado
ms por aspectos mercadotcnicos que por dificultades tcnicas.
Por lo que respecta al CENIDET, a partir de 1999 se han desarrollado varios trabajos en el
campo de los SFV. Estos trabajos constituyen los antecedentes directos de la presente tesis y
marcaron la pauta para la investigacin. Una caracterstica comn a estos trabajos es que estn
orientados a aplicaciones conectadas a la red elctrica, por lo que se evita el empleo de bancos de
bateras.
En [3] se desarroll un sistema fotovoltaico de una sola etapa de potencia. El objetivo principal
fue el estudio e implementacin de un inversor tipo fuente de voltaje, regulado en corriente, y con
seguimiento del punto de mxima potencia. Este inversor se utilizaba como un generador auxiliar
conectado a la red elctrica, y su funcin era proporcionar la energa necesaria para satisfacer los
picos de demanda que ocurren en zonas calurosas debido a la utilizacin de aparatos de aire
acondicionado. El diagrama a bloques del sistema se aprecia en la figura 1.2.
Fig. 1.2. Diagrama a bloques de Sistema fotovoltaico conectado a red.
En [4] se desarroll el sistema de cogeneracin con funciones de filtro activo que se aprecia en
la figura 1.3. Como en el caso del aparato anterior, tambin estaba constituido por una etapa de
potencia nica; y se orient a inyectar potencia activa a la red elctrica para disminuir picos de
demanda mxima mediante el seguimiento del PMP, lo que permite aprovechar al mximo la
capacidad instalada del arreglo fotovoltaico. El sistema no slo inyectaba potencia activa, sino
tambin potencia reactiva y de distorsin, elevndose entonces la calidad de la red elctrica en el
punto comn de conexin, puesto que se compensaba el factor de potencia de la red.
Fig. 1.3. Sistema Fotovoltaico de Inyeccin de Potencia activa y reactiva.
En los desarrollos anteriores qued en evidencia una debilidad inherente al uso de una sola
etapa de potencia, y que consiste en la incapacidad de operar constantemente en el punto de mxima

potencia. Para que esto ocurra es necesario demandar a las celdas fotovoltaicas una corriente libre de
rizo, y un inversor demanda una corriente con un rizado al doble de la frecuencia de salida. Por lo
tanto, en [5] se presentan el diseo y la construccin de un convertidor CD/CD elevador (boost)
entrelazado de dos etapas. Sus principales caractersticas de operacin son la reduccin de rizo de
corriente que se demanda a los paneles fotovoltaicos, y la operacin en el rgimen del seguimiento
del PMP.
1.2
Planteamiento del problema
Los desarrollos anteriores en el CENIDET produjeron los siguientes resultados:
1) Un inversor monofsico, puente completo, con conexin a la red elctrica, regulado en corriente y
capaz de generar formas de onda de buena calidad, compatible con la normatividad vigente.
2) Un convertidor CD/CD elevador que demanda al banco de celdas fotovoltaicas una corriente libre
de rizo, y que es capaz de seguir, de manera confiable, el punto de mxima potencia.
Fig. 1.4. Diagrama a bloques del sistema fotovoltaico conectado a red.
El siguiente paso en el desarrollo de un SFV de altas prestaciones consiste en conjuntar el

convertidor CD/CD y el inversor. La manera ms sencilla de hacerlo es utilizando un capacitor de
enlace, como se muestra en la figura 1.4. Puede ocurrir que en algunas ocasiones se extraiga a las
celdas fotovoltaicas ms energa de la que se inyecta a la red; en este caso el supervit se almacena
en el enlace, lo que produce un incremento de la tensin en l. Para evitar aumentar excesivamente

el voltaje es comn utilizar capacitores de valores grandes, lo que lleva al empleo de capacitores
electrolticos. Es sabido que un problema con los capacitores electrolticos es que presentan una tasa
de fallas elevada, especialmente cuando operan a temperaturas altas.
Se propone entonces un esquema de dos etapas en el cual se minimice el tamao del capacitor
en el enlace de CD, evitndose, de ser posible, el empleo de capacitores electrolticos. Se prev que
esto se reflejar como una tensin variable en el enlace. Los puntos que se desea resolver son los
siguientes:
a) Cul es la variacin permitida en el enlace de CD, tomando en cuenta que el inversor debe ser
capaz, bajo cualquier condicin, de inyectar una corriente de alta calidad a la red elctrica.
b) Cmo resolver el acoplamiento entre los circuitos de mando del convertidor CD/CD y del
inversor, de manera que se garantiza que las celdas fotovoltaicas operan permanentemente en el
punto de mxima potencia.
c) Qu estrategia de control se debe utilizar para que se demande la misma energa que se genera, y
por lo tanto en el enlace se almacene el mnimo.
1.3
Estado del arte
Los SFV actuales tienen un tiempo medio de primera falla cercano a cinco aos. Este periodo es
corto en comparacin con los dems componentes del sistema, que pueden operar durante lapsos de
hasta 25 aos [6]. Muchos de los problemas se atribuyen al capacitor de enlace ya que,
histricamente, se le ha identificado como un elemento muy propenso a fallas. En consecuencia, se
empezaron a estudiar las opciones para optimizar los SFV y que, simultneamente, se obtuviera el
punto de mxima potencia de las celdas.
En la pgina de la IEEE se revis una cantidad considerable de artculos, publicados en el
periodo comprendido entre el ao 2000 hasta al 2007, enfocados a sistemas fotovoltaicos con
estructuras de dos etapas; sin embargo, se encontr que en la mayora no se hacan comentarios
acerca del capacitor de enlace. Las 3 referencias que se presentan a continuacin son las que
abordaban el tema de una manera directa.
1.3.1
Inversor conectado a red con alta fluctuacin de voltaje
En [7] se presenta un SFV conectado a red, con alta fluctuacin de voltaje en el capacitor de enlace.
El diagrama a bloques se muestra en la figura 1.5. El sistema gobierna la corriente que se extrae de
las celdas fotovoltaicas, de manera que es posible operar en el PMP. En un diseo convencional, el
capacitor debera ser lo suficientemente grande para que la corriente demandada por el inversor no
produzca en el enlace una fluctuacin del voltaje mayor al 5%. En el diseo que se presenta se
permite una fluctuacin del 25% del voltaje del enlace. Esto permite disminuir el tamao del
capacitor, lo cual redunda en un incremento de la densidad de potencia.
El control del convertidor CD-CD permite regular la corriente de entrada, iPV, a un valor
deseado. El control del inversor est diseado para mantener el voltaje promedio en el enlace igual a
un voltaje nominal de enlace VC. Se plantea entonces una solucin para manejar el efecto sobre el
voltaje VC mediante el bloque de retroalimentacin. La tensin vc se regula por medio del control
del convertidor CD-CA; por lo tanto, puede emularse como una fuente independiente vista desde el
controlador del convertidor CD-CD.
La frecuencia de conmutacin del inversor es de 20kHz, por lo que el lazo de corriente se disea
para tener un ancho de banda de 2 kHz. El lazo de voltaje debera disearse para regular el voltaje
promedio del enlace. Debido a que el rizo de voltaje en el enlace estar a 120Hz, el lazo de control
del voltaje debera tener un ancho de banda de 12Hz o menos, para que la salida del controlador no
tenga una componente a 120Hz significativa.
Fig. 1.5. Diagrama a bloques de un sistema fotovoltaico conectado a red

con alta fluctuacin del voltaje en el enlace.
8
1.3.2 Inversor sinusoidal monofsico de modo interruptor dual de tiempo compartido

En [8] se propone el prototipo que se muestra en la figura 1.6, el cual logra alta eficiencia en la
conversin de la energa mantenindose los requerimientos de potencia. Adems, la capacitancia del
condensador del acoplamiento de CD, entre la primera y la segunda etapas, puede reducirse en gran
medida.
Fig. 1.6. Circuito Inversor sinusoidal monofsico con convertidor Boost
El principio de funcionamiento del circuito se muestra en la figura 1.7. Cuando el convertidor

elevador opera bajo una condicin de modulacin sinusoidal en valor absoluto (es decir, como una
onda sinusoidal rectificada), el inversor puente completo no funciona. Cuando el inversor funciona
en un rgimen de modulacin PWM sinusoidal, el convertidor elevador no funciona. El nmero total
de conmutaciones puede reducirse, puesto que en el circuito propuesto no es necesario que
funcionen simultneamente ambas etapas de conversin de la energa, como en inversores
convencionales. Por lo tanto, se pueden disminuir las prdidas de conmutacin y de conduccin de
ambas etapas de potencia.
Por otra parte, con la onda sinusoidal parcialmente controlada del convertidor elevador no es
estrictamente necesario mantener constante el voltaje de salida as que, en la prctica, puede
eliminarse el condensador electroltico de CD entre la primera y la segunda etapas. En lugar de un
condensador electroltico puede utilizarse un condensador pequeo de pelcula para alta frecuencia.
De acuerdo a los autores, se estima que la capacitancia de este condensador de pelcula se reduce
1000 veces con respecto al condensador electroltico de CD convencional. El condensador de

pelcula es de tamao pequeo, tiene bajas prdidas, alta confiabilidad y largo tiempo de vida.
Fig. 1.7. Principio de operacin de inversor monofsico sinusoidal modulado modo-dual de tiempocompartido con convertidor Boost.
Fig. 1.8. Configuracin del circuito para el sistema propuesto en [8].
1.3.3 Sistema fotovoltaico basado en un convertidor Flyback, con circuito reductor de

rizo de corriente
En [9] se presenta el circuito que se muestra en la figura 1.8, en el cual se aprecia un sistema
fotovoltaico con un convertidor flyback. Adems, tiene un circuito adicional en la parte superior, en
10
un recuadro con lneas punteadas, llamado circuito de aligeramiento de potencia. La estrategia

bsica del circuito de aligeramiento de potencia es que la potencia pulsante sobre el bus de CD se
convierte en un voltaje pulsante en el capacitor Cs.
La figura 1.9 muestra la relacin entre el voltaje pulsante vs y el capacitor Cs. Como se puede
apreciar, cuando la amplitud del voltaje aumenta la capacitancia disminuye, ya que se tiene un
decremento en el voltaje pulsante presente en Cs. El capacitor Cs, necesario para una reduccin en el
voltaje pulsante sobre el bus de CD, puede disminuirse al 1% o 0.5% del que se usa en el mtodo
convencional. En la referencia [9] se analiza detalladamente el mtodo de control para sincronizar la
operacin del inversor flyback con la operacin de reduccin del rizo sobre el circuito de
aligeramiento de potencia. Debe notarse que este convertidor est planeado para aplicaciones
integradas las que, por definicin, son de potencias limitadas.
Fig. 1.9. Voltaje pulsante y capacitancia.
1.3.4 Conclusin del estado del arte

En la revisin del estado del arte se not que actualmente se estn explorando diversas soluciones
para disminuir el capacitor de enlace entre el convertidor CD/CD y el inversor, aunque el estudio de
los efectos que causa esto an no se ha realizado por completo. Adems, las estrategias utilizadas
son complejas, tanto en control como en sus circuitos.
Considerando lo anterior, es evidente que un anlisis de dichos efectos sera de gran ayuda para
determinar cul es el capacitor de menor dimensin que es posible utilizar mantenindose un
11
funcionamiento adecuado del sistema. Adems, podra llevar a un control ms sencillo del voltaje en
el enlace.
1.4
Justificacin
Esta tesis es de importancia debido a que es continuacin de otros trabajos de investigacin

realizados en el CENIDET en torno a sistemas fotovoltaicos. La meta final en esta lnea de trabajo
es la integracin de un sistema fotovoltaico de altas prestaciones.
1.5
Objetivos
1.5.1 Objetivo general

Desarrollar un sistema fotovoltaico de dos etapas, con mnimo almacenamiento de energa en el
enlace de CD.
1.5.2 Objetivos particulares
Disminuir el capacitor de enlace lo suficiente para evitar la utilizacin de uno electroltico.
Generar un mtodo de diseo.
Inyectar potencia activa a la red elctrica en los horarios de mayor demanda.
Implementar un prototipo funcional
Verificar los resultados obtenidos cuando se disminuye el capacitor de enlace.
Generar una forma de onda de alta calidad, compatible con la normatividad existente.
1.6
Alcances y aportaciones
Se propone el desarrollo de un sistema fotovoltaico que tenga las siguientes caractersticas:
Enfoque a aplicaciones de reduccin de picos de demanda. El sistema actuar de manera

auxiliar a la red elctrica debido a que no contar con banco de bateras.
Seguimiento del punto de mxima potencia de las celdas fotovoltaicas.
12
Con capacidad de 1 kW.
El sistema se realizar a nivel prototipo de laboratorio.
Las aportaciones de este trabajo servirn para implementar un SFV conectado a red y conseguir
que siempre se trabaje adecuadamente, an cuando la temperatura e irradiacin solar presenten
cambios. Adems, se disminuir el almacenamiento de energa en el bus de CD, lo cual provocar
una disminucin en el capacitor de enlace y, por consiguiente, disminuir el riesgo a fallas debidas
al condensador.
13
14
Captulo 2
El sistema fotovoltaico
El aprovechamiento de la energa solar ha experimentado un gran avance en ltimos aos, y van
encontrndose ms aplicaciones a medida que el precio de las celdas fotovoltaicas disminuye. Esto
va unido a la liberacin del mercado elctrico, que permite que cualquier usuario pueda ser
productor de energa, consumiendo de la red slo cuando tiene ms demanda, o cuando las
condiciones atmosfricas no permiten generar lo suficiente. Una ventaja de este tipo de energa es
que es, quiz, la nica fuente de energa renovable que se puede instalar masivamente en las grandes
zonas urbanizadas [10]. En este captulo se aborda la descripcin de las etapas del SFV y el anlisis
del almacenamiento de energa en el enlace de CD. Tambin, se describe el modelo utilizado para
emular la forma de onda caracterstica de las celdas instaladas en el Instituto de Investigaciones
Elctricas (IIE).
El SFV se muestra en la figura 2.1, las celdas fotovoltaicas son emuladas por una fuente de CD,
la cual proporciona voltaje de corriente directa al sistema; el voltaje entregado por las celdas es
elevado por medio del convertidor CD/CD de dos etapas entrelazadas, ste demanda un rizo
pequeo a las celdas ya que es una especificacin para su buen funcionamiento. Despus, se tiene el
enlace de CD que forma parte del convertidor CD/CD y adems es el elemento que almacena la
energa que no se demanda en el inversor. El voltaje del enlace debe ser mantenido en ciertos lmites
15
mediante un control adecuado de las etapas. Por ltimo, el inversor debe generar una corriente
sinusoidal inyectndola a la red con un alto factor de potencia y baja distorsin armnica.
Figura 2.1. Diagrama a bloques del SFV.
2.1
Modelado de la celda fotovoltaica
Las celdas solares son dispositivos que convierten la energa solar en electricidad. Algunas de sus
ventajas son las siguientes:
Son confiables y silenciosas, no tienen partes mviles y, si se les recubre con vidrio o plstico,
duran 30 aos o ms.
No producen dixido de carbono durante su uso, la contaminacin de agua y aire durante su

operacin es baja, lo mismo que la contaminacin de aire durante su manufactura.
La produccin de energa neta til es elevada y son fciles de instalar.
Una caracterstica de las celdas es que la potencia que se puede obtener de ellas depende de la
temperatura, de la carga, y del nivel de irradiacin incidente. Adems, la magnitud del voltaje que
proporciona una celda es pequea, aproximadamente 1 V de corriente directa, por lo que se conectan
en bancos cuando se necesita un voltaje ms alto.
2.1.1 Tecnologas de fabricacin

En 2002 se instalaron cerca de 400 MW de energa fotovoltaica alrededor del mundo. Ms del 90%
de stos se basaron en la tecnologa del silicio. Hoy en da las tecnologas ms utilizadas son la
policristalina y la monocristalina, que tienen eficiencias comprendidas entre el 14% y el 20%. La
tecnologa monocristalina es la que ofrece mayor eficiencia, pero el costo tambin es ms alto. La
tecnologa policristalina tiene un costo de fabricacin menor, pero su rendimiento tambin es menor
[11].
16
2.1.2 Caractersticas elctricas de la celda

Una celda fotovoltaica tiene un comportamiento no lineal. La caracterstica voltaje-corriente de la
que se utiliz se muestra en la figura 2.2. La celda se emula en PSIM, con la finalidad de tener una
idea del comportamiento que tendr el sistema que se disee.
Figura 2.2. Comportamiento corriente-voltaje de la celda modelo SP75 marca Siemens.
2.1.3 Celda fotovoltaica emulada

Para emular el comportamiento de la celda fotovoltaica se utiliza el circuito de la figura 2.3 [10],
que se construye con el software de simulacin PSIM.
Figura 2.3. Circuito que emula la celda fotovoltaica [10].
El trmino ICD es la corriente de corto circuito de la celda, RF es la resistencia asociada con las
corrientes de fuga y RCC es la resistencia de los contactos y conexiones. La celda, en su estructura
interna, tiene una unin de un material semiconductor tipo P con uno tipo N, lo cual hace posible
que dicha unin pueda representarse por un diodo, cuya corriente se calcula con la ecuacin 2.1.
17
VD
I D = I SAT e nVT 1
(2.1)
donde ISAT es la corriente de saturacin, ID es la corriente en la unin, VD es el voltaje en la unin.

Adems:
VT = kT/q
(2.2)
donde k es la constante de Boltzmann, T es la temperatura absoluta de la celda y q es la carga

elemental.
El modelo de la figura 2.3 no toma en cuenta el comportamiento dinmico a alta frecuencia de
la unin PN, ni el efecto de la temperatura. Aunque el circuito no es un modelo preciso del panel
solar, si puede mostrar el comportamiento del sistema ante una entrada con una caracterstica
similar. Al no tomarse en cuenta los parmetros antes mencionados, la ecuacin de la corriente en el
diodo queda de la siguiente forma:
I D = I SAT e (VD ) 1
(2.3)
Para representar la unin PN, se utiliza una funcin i=f(v) que emula a una resistencia no lineal
y que se calcula como sigue:
I SAT =
ID
(VD )
= 1.107 x10 86 A
donde se usaron los siguientes valores: ID = 8 A y VD = 200V.
Figura 2.4. Modelado de celda fotovoltaica.
18
(2.4)
En la representacin de la celda fotovoltaica se toma un mdulo de varias celdas en serie. El

circuito que se utiliza como modelo de la celda es el de la figura 2.4, al cual se le agrega una carga
para obtener las formas de onda de corriente y potencia [10]. En la figura 2.5 se presenta la
caracterstica voltaje-corriente, y en la figura 2.6 la relacin voltaje-potencia de salida, obtenidas por
simulacin utilizando PSIM.
10
9
8
Corriente (A)
7
6
5
4
3
2
1
0
0
50
100
Voltaje (v)
150
200
Figura 2.5. Caracterstica voltaje-corriente de la celda.
2000
1800
1600
Potencia (W)
1400
1200
1000
800
600
400
200
0
0
50
100
Voltaje (v)
150
200
Figura 2.6. Caracterstica voltaje-potencia de salida
19
En la figura 2.6 se observa que la potencia entregada por la celda tiene un punto mximo de
operacin, el cual se pretende explotar mediante un algoritmo de bsqueda del punto de mxima
potencia (PMP). Dicho algoritmo se detallar en secciones posteriores.
2.1.4 Punto de mxima potencia (PMP)

En la figura 2.6 se muestra la caracterstica voltaje-potencia de la celda. Se puede notar que existe
un punto de mxima potencia (PMP). Para que la potencia de la celda pueda aprovecharse de la
manera ptima, es importante que se trabaje en este punto. El punto de operacin del sistema
fotovoltaico cambia su PMP debido a los cambios en la irradiacin solar, la temperatura de las
celdas y la carga, y estos cambios se aprecian en la familia de curvas de la figura 2.2. Cuando se
aplica un seguidor del PMP al sistema, se fuerza a que el arreglo fotovoltaico opere en el PMP bajo
cualquier condicin, resultando en una mejora en la eficiencia.
El seguimiento de la potencia mxima es especialmente conveniente debido a que la red
elctrica admite toda la potencia que el mdulo puede suministrar. Existen varias tcnicas para
controlar el PMP. Por su sencillez, en esta aplicacin se utilizar la tcnica denominada Perturbar y
Observar [3]. El principio de operacin consiste en verificar si la potencia actual es mayor a la
potencia que se tena en un instante antes de aplicar un escaln en la carga. Como el algoritmo no se
verifica la condicin de igualdad entre la potencia actual y la anterior, el sistema estar operando
constantemente alrededor del punto de mxima potencia. En el captulo 4 se presenta el diagrama de
flujo de este algoritmo.
2.2
Convertidor CD/CD
La primera etapa de conversin de energa del SFV es un convertidor CD/CD elevador entrelazado
de dos etapas, el cual fue implementado por [5]. En respuesta a las caractersticas deseadas para el
SFV se utiliza un convertidor elevador trabajando en modo de conduccin continuo. Para el anlisis
se considera el procedimiento descrito en [12] y [13]. En la figura 2.7 se observa la topologa a
utilizar.
Las especificaciones de diseo y construccin para el convertidor CD/CD se basan en los
parmetros de operacin, tanto del panel FV como del inversor. A continuacin se presentan las
especificaciones que se utilizaron (tabla 2.1).
20
Tabla 2.1. Especificaciones de para la construccin del convertidor CD/CD.
Parmetro
Valor
Voltaje de los paneles FV
130V VPV 200V
Voltaje del inversor
200V VOCD 250V
Potencia del convertidor
850W POCD 1000W
Rizo de corriente
I FV = I CD < 0.5
PO
ICD
VCD
VOCD
Figura 2.7. Topologa con dos convertidores tipo boost entrelazado (interleaved)
2.3
Convertidor CD/CA
Para la segunda etapa del SFV se utiliza un inversor monofsico como el que se muestra en la figura
2.8, alimentado por la tensin del bus de CD, y que se regula en corriente. Los aspectos que se
tienen en cuenta son los siguientes:
Generar un flujo de potencia del SFV hacia la red.
Bajo nivel de contenido armnico
Operacin en el PMP
Protecciones ante sobrecorriente
Proteccin contra islanding
Proteccin contra sobretemperatura

21
El convertidor CD/CA se encarga de producir una corriente sinusoidal que se inyecta a la red.
Esto lo hace mediante la conmutacin controlada de los interruptores de potencia (IGBTs).
Figura 2.8. Inversor monofsico.

Los inversores con regulacin en corriente son ampliamente utilizados en aplicaciones para
SFV. Existen varias tcnicas de regulacin en corriente, las que se basan en un control de lazo
cerrado que manda las seales de conmutacin a los interruptores, de manera que la corriente de
salida del inversor siga a una seal sinusoidal de referencia. Esta seal de referencia se toma
directamente de la red elctrica, por lo que el ngulo de desplazamiento entre la corriente generada y
la tensin de lnea es cero.
La frecuencia de conmutacin (fSW) es un parmetro de entrada en el control de corriente, en
este caso como se trata de un control por histresis, dicha frecuencia es variable, y la frecuencia
mxima estar definida por la misma banda de histresis. La implementacin de este mtodo es muy
sencillo y cuenta con una buena respuesta dinmica, la sincrona con la lnea se obtiene de forma
automtica al tomar la seal de referencia directamente de la lnea (vca).
Actualmente, el uso de componentes integrados est llevando a tener una disminucin en las
prdidas debido a la cercana de las conexiones entre los interruptores, con esto se reducen los
parsitos inductivos y los transitorios de tensin. Por tal razn, en este trabajo se plantea la
utilizacin de un mdulo de IGBTs, que es de manejo e interconexin sencillos.
Por otra parte, el control del convertidor CD/CA debe de desempear diversas funciones para su
buen funcionamiento:
22
Proporcionar una seal de control PWM para el control de cada interruptor.
Generar un tiempo muerto para que dos interruptores de una misma rama no estn
encendidos al mismo tiempo.
Sincronizar la corriente de salida con la tensin de la lnea para tener un factor de potencia
unitario.
Desactivar las seales de control cuando se produzca una falla.
En trminos generales, la corriente de salida del convertidor CD/CA no es una sinusoide

perfecta. Por lo tanto, se necesita colocar un filtro que atene los armnicos inherentes generados
por el patrn PWM [3]. Por otra parte, este filtro tambin debe representar la menor atenuacin
posible a la frecuencia fundamental, para obtener finalmente una seal con una THD menor al 3%
segn especificaciones de las siguientes normas de la IEEE: 1547, 929, 519 [14] [15] [16].
2.4
Anlisis matemtico del almacenamiento de energa
El voltaje en el capacitor de enlace tiene una componente de CA, cuanto menor es la capacitancia la
componente es mayor. Por ejemplo, para un capacitor de 20 F la componente es aproximadamente
de 200 volts, como se muestra en la figura 2.9.
Figura 2.9. Voltaje en el enlace de CD con un capacitor de 20 F.

En las figuras 2.10 y 2.11, se tiene el voltaje del enlace utilizando una capacitancia de 100 F y
1000 F, respectivamente. En stas se nota como la componente de CA va disminuyendo conforme
aumenta la capacitancia, esto lleva a un decremento en el voltaje en el enlace. Esto se debe a que la
23
energa que se transmite en el enlace es la misma, por lo que la disminucin en la capacitancia tiene
que ser reflejada en el voltaje del enlace y viceversa; no importando el valor de capacitor que se
coloque en el enlace.
24
La figura 2.12 muestra el espectro en frecuencia de la corriente en el diodo del convertidor

boost sin tomar en cuenta los armnicos en alta frecuencia, debido a las conmutaciones; se tiene un
valor promedio de 1.62 A. Cuando se utiliza un capacitor de 1000 F, se observa que no hay ningn
armnico presente ms que el fundamental, ya que se trata prcticamente de un nivel de CD.
Figura 2.12. Espectro de corriente en el diodo del convertidor boost, C = 1000 F.

Cuando se obtiene el espectro en frecuencia de la corriente promedio en la entrada del inversor,
aparece un armnico a 120 Hz, como se observa en la figura 2.13. Esto se debe a la potencia
demandada por el inversor, la cual se explicar ms adelante en esta seccin. Adems, se nota que la
corriente es menor que en el diodo.
La energa en un capacitor depende de la capacitancia y del voltaje que pasa a travs de l. Por
lo tanto, si se aumenta la fluctuacin de voltaje que se ve a la salida del convertidor boost y se
optimiza el control del flujo de energa, es posible construir un sistema fotovoltaico de dos etapas,
que utilice un capacitor ms pequeo en el enlace de CD. Por tal razn, es necesario hacer un
anlisis del almacenamiento de energa para calcular cul es capacitancia mnima que se puede
utilizar en el enlace, sin que esto afecte el funcionamiento del sistema.
25
Figura 2.13. Espectro de corriente en la entrada del inversor, C = 1000 F.

Para el anlisis del almacenamiento de energa se parte del circuito de la figura 2.14, en el cual
se representan las dos etapas del sistema con fuentes de corriente. El anlisis parte de la ley de
corrientes de Kirchoff y se sustituye en la ecuacin de voltaje en el capacitor.
CD / CD
CD / CA
IC
+
I CD
iL = iinv sent
VC
-
Figura 2.14. Sistema fotovoltaico representado con fuentes de corriente.
iC (t ) = I CD - iinv sent
iC (t ) = C
26
dvc (t )
dt
(2.5)
(2.6)
dvC (t ) =
vC (t ) =
I CD - iinv sent dt
C
1
C
iinv
cos t + Vx
I CD t +
(2.7)
(2.8)
Una vez que ya se tiene la integral de vC(t), se evala la ecuacin 2.8 con respecto a cero y se
determina Vx, que es la constante de integracin. Esto debido a que se sabe que en t = 0, vC(t) es
igual al voltaje inicial en el capacitor (VCO).
vC (0) =
iinv
1
cos (0) + Vx = VCO
I CD (0) +
C
(2.9)
iinv
C
(2.10)
Vx = VCO
Por lo tanto, la ecuacin del voltaje en el capacitor de enlace es:
vC (t ) =
1
C

i
i
I CD t + inv cos t + VCO inv
(2.11)
Por otro lado, se evala la ecuacin 2.11 para medio periodo de ciclo y se iguala con la
ecuacin 2.12, para poder obtener una ecuacin que relacione iinv e I CD .
vC (T / 2 ) =

iinv
iinv TI CD 2iinv
1
=
I CD (T / 2 ) + cos ( T / 2 ) + VCO
C
C 2C C

(2.12)
En rgimen permanente,
vC (t ) t =0 = vC (t ) t =
I
iinv = CD
2
(2.13)
(2.14)
Sustituyendo el valor de la ecuacin 2.14 en la 2.11 y sabiendo que ICD = Pmax/VCO el voltaje en
27
capacitor de enlace queda:
vC (t ) =
I CD
I CD I CD
1

I CD t + 2 cos t + VCO 2C = C
C

vC (t ) =
Pmax
CVCO
I CD
t + 2 cos t + VCO 2C
Pmax
t + 2 cos t + VCO 2C V
CO
(2.15)
(2.16)
Para que el sistema entregue potencia en todo momento, el voltaje del enlace deber ser mayor o
igual al voltaje de lnea. Como se puede observar en la figura 2.15, el nivel crtico del sistema para
entregar potencia se localiza en t = 3/4. Para asegurar la premisa anterior es necesario que se
cumpla con la siguiente condicin:
vC ( t ) t = 3 vlinea sen
4 t = 3
4
(2.17)
Figura 2.14. Grfica de voltaje en el capacitor y voltaje de lnea.
Evaluando a vC(t) en t = 3/4 se tiene,
vC ( t ) t = 3
4
Pmax
CVCO
P
3
3
cos + VCO max
2CVCO
4
4 2
(2.18)
Sustituyendo la ecuacin 2.18 en la 2.17 y resolviendo, se obtiene una ecuacin que relaciona
VCO con C quedando de la siguiente forma:

28
Pmax
CVCOmin
Pmax
3
3
4 + 2 cos 4 + VCO 2C V
COmin
vlinea sen
P
3
3
3
VCOmin vlinea sen max

cos
+
4 CVCOmin 4 2
4 2
Pmax
3
VCOmin vlinea sen

4 2C VCOmin
VCOmin
1
3
2 + cos 4

vlinea
Pmax 1 1
+
2 2C VCOmin 2
2
(2.19)
(2.20)
(2.21)
(2.22)
Utilizando la ecuacin 2.16 se calcula el valor mnimo de vC(t) que se localiza en t = 3/4,
quedando la siguiente ecuacin:
vC ( t )min = vC ( t ) t = 3
(2.23)
Pmax 1 1
+
+ VCOmin
2C VCOmin 2
2
(2.24)
vC ( t )min =
El mximo valor de vC(t) se localiza en t = /4, quedando la siguiente ecuacin:
vC ( t )max = vC ( t ) t =
(2.25)
Pmax 1 1
+ VCOmin
2C VCOmin 2 2
(2.26)
vC ( t )max =
El valor del rizo se calcula se calcula con:
vC ( t ) = vC ( t )max vC ( t )min
(2.27)
Pmax 2
2 1
2CVCOmin
(2.28)
vC ( t ) =
29
Para calcular el valor del capacitor se despeja C de la ecuacin 2.16, resolviendo se tiene:
C=
Pmax
2 2
4VCOmin vlinea VCOmin 2
(2.29)
Relacionando las ecuaciones de energa en un capacitor, se obtiene el valor de VCO sin

necesidad de conocer el valor de la capacitancia.
1
ECAP = C VCOmin
2
ECAP =
(2.30)
1
ECAP
2
(2.31)
1
2
ECAP = C ( vC (t )max ) VCOmin
1
C VCOmin
2
1
2
= C ( vC (t )max ) VCOmin
(2.32)
(2.33)
Despejando la ecuacin 2.33 se obtiene:
VCOmin =
vC (t )max
3
(2.34)
Sustituyendo las ecuaciones 2.29 y 2.34 en la 2.26, se obtiene el mnimo voltaje inicial
necesario para inyectar potencia a la lnea en todo momento.
VCOmin = vC ( t )max
3VCOmin
VCOmin =
30
Pmax 1 1
2C VCOmin 2 2
Pmax 1 1
VCOmin = 0
2CVCOmin 2 2
)
( 2 2 2 ) + ( 3 1)( 2 2 2 )
vlinea 2 2
(2.35)
(2.36)
(2.36)
Captulo 3
Diseo y Construccin del prototipo
Como se mencion en el captulo 1, el presente trabajo de tesis es una continuacin de otras
investigaciones realizadas en el CENIDET; por lo cual, se utiliza la etapa de potencia del
prototipo desarrollado en [5], que corresponde a la primera etapa del SFV.
Esta seccin se enfoca a la construccin de la segunda etapa del SFV, del control del sistema,
de las etapas de acondicionamiento de la seal, protecciones y diseo trmico. Adems se
mencionan las ecuaciones de diseo del convertidor CD/CD desarrollado en [5].
3.1
Ecuaciones de diseo y funcionamiento del convertidor CD/CD
Las ecuaciones que se presentan a continuacin se desarrollaron en [5]. La ganancia M del

convertidor se determina como sigue:
M =
VO
230V
=
= 1.76
VCD 130V
(3.1)
El ciclo de trabajo D mximo tambin se calcula a partir de:
D=
VO VCD 230V 130V

=
= 0.434
VO
230V
(3.2)
Las expresiones utilizadas para determinar el valor de los inductores, son las mismas que las
31
usadas para el convertidor boost. Por lo tanto, el valor de los inductores se determina como:
L1,2 =
(VCD )( D ) = (130V )( 0.434 )

( I L1,L2 ) ( f s ) ( 210mA)( 75kHz )
(3.3)
En [5] se encuentra de manera detallada el anlisis matemtico de las ecuaciones de diseo y

construccin del convertidor. En la figura 3.1 se observa el prototipo desarrollado en [5], del cual
se utiliza la parte de potencia para el SFV. El circuito es complementado con una nueva tarjeta,
en la que se incluye el control de todo el sistema.
Etapa de
potencia
Etapa de
control
Figura 3.1. Convertidor CD/CD prototipo de [5].

3.1.1
Esfuerzos de voltaje y corriente de los dispositivos
Con base en [19], el voltaje mximo aplicado a travs de los interruptores de potencia Q1 y Q2, y
los diodos de salida D1 y D2, de la figura 2.7, est dado por:
1
1
VQ1,Q 2 = VD1, D 2 = (VCD )

= (130V )
= 229.68V
1 D
1 0.434
(3.4)
Considerando una eficiencia del 95% y operando a la potencia de salida nominal, la

corriente de entrada al convertidor est dada por:
I CD =
PO
1000W
=
= 8.09 A
VCD (130V )( 0.95 )
(3.5)
La corriente promedio a travs de cada diodo se reduce por las etapas en paralelo,
tenindose:
32
I
I Davg = CD
P
8.09 A
(1 D) = 2 (1 0.434) = 2.28 A
(3.6)
La corriente eficaz a travs de los interruptores se calcula con:

I
I Qrms = CD
P
3.1.2
5 D 8.09 A 5 0.434
=
= 4.32 A
4 2
4
(3.7)
Generacin de las seales de control
Para el PWM del convertidor CD/CD se utiliza el circuito integrado UC3824 que genera las
seales de conmutacin. Mediante un arreglo de compuertas se logra el interleaved (entrelazado)
y se tienen dos seales desfasadas 180. En la figura 3.2 se muestra el diagrama detallado del
circuito que genera las seales de compuerta de los MOSFETs del convertidor CD/CD [5].
Figura 3.2. Diagrama a bloques de circuito de control para el convertidor CD/CD.

POTENCIOMETRO
DIGITAL 1
-5V
PWM
1
1
0.1F
+5V
16
3
14
100F
13
15
0.1F
DS12670-50
2
5
6
3
7
10
UC3824N
11
11
RST1
+15V
0.1F
10F
100K
CLK
14
DQ
10nF
6
7
11
INTCD_1
INTCD_2
10 12
Figura 3.3. Circuito esquemtico del circuito de mando para el convertidor CD/CD.
33
En la figura 3.3 se presenta el circuito esquemtico del circuito de mando para el convertidor
CD/CD, que es complemento del circuito de la figura 3.18.
3.2
Diseo y armado del convertidor CD/CA
Para la segunda etapa del SFV se usa un mdulo inversor monofsico puente completo con
matrcula IRAMX16UP60A. Este dispositivo tiene alta escala de integracin, cuenta con diodos
de libre circulacin (freewheeling) integrados, y con circuitos impulsores para el accionamiento
de los interruptores. Adems, tiene un circuito para la deteccin de alta temperatura en el mdulo.
Para el diseo de esta etapa se consideran las especificaciones y caractersticas del sistema.
Tomando en cuenta que la tensin de lnea es de 127 Vrms, y la corriente mxima que generar el
sistema es de 8 Arms, se utiliza un mdulo que soporta una tensin de 600 V y una corriente de 16
A a 25C [20]; se estima que estos niveles son adecuados para el buen funcionamiento del
sistema. En la figura 3.4 se muestra el diagrama esquemtico del inversor y en la figura 3.5 se
GND
FUENTE3
PTEMP
CAP.NEG.
CAP.POS.
FUENTE2
INTERRUP. 2
INTERRUP. 1
FUENTE1
muestra la placa para el montaje.
Figura 3.4. Circuito esquemtico del mdulo del inversor.

En la ficha tcnica se menciona que se deben colocar capacitores de desacoplo en las
terminales de alimentacin, en la figura 3.4 stos se encuentran en los recuadros punteados.
Adems, el mdulo contiene un circuito boot-strap interno, al cual se le tiene que agregar un
capacitor entre las terminales Vs y Vb para completarlo. Con este circuito se evita utilizar una
fuente independiente para cada uno de los interruptores superiores. En el diseo del inversor no
34
se incluyen los capacitores mencionados debido a que el fabricante no proporciona las

especificaciones necesarias para el clculo. Se utilizan entonces fuentes independientes para cada
interruptor superior [20].
Figura 3.5. Placa del mdulo del inversor.

En el circuito esquemtico se nota un diodo zener conectado entre tierra y la terminal 21 del
mdulo; este diodo se utiliza para limitar el voltaje de salida de la proteccin por
sobretemperatura, a un nivel que pueda manejar el circuito de protecciones.
3.2.1
Diseo trmico
Uno de los puntos ms importantes en el diseo de un inversor es lo concerniente al diseo

trmico, cuyo objetivo consiste en evitar que los dispositivos alcancen la temperatura de unin
mxima, provocando la destruccin del dispositivo. Para el diseo se parte del modelo trmico de
la figura 3.6. En l se observa la representacin trmica para los cuatro interruptores de potencia
con sus respectivos diodos en antiparalelo. El diseo se hace para el mdulo integrado. Por lo
tanto, slo existe la resistencia trmica de encapsulado-disipador y de disipador-ambiente. La
variable de inters es la resistencia trmica disipador-ambiente. Como se mencion en el captulo
2 se trata de un inversor monofsico controlado en corriente, debido a esto se analizan 4
interruptores y 4 diodos.
Resolviendo el circuito de la figura 3.6 por ley de voltajes de Kirchoff, suponiendo que la
35
potencia disipada en cada IGBT es la misma y que en cada diodo tambin lo es; se tiene lo
siguiente:
TJQ = PQ JCQ + 4 ( PQ + PD ) ( CS + SA ) + TA
(3.8)
Figura 3.6. Modelo trmico de la etapa de potencia.

Resolviendo la resistencia trmica disipador-ambiente segn el interruptor es:
SA =
36
TJQ TA PQ JCQ
4 ( PQ + PD )
CS
(3.9)
donde:
TJQ = Temperatura de unin en el IGBT
JCQ = Resistencia trmica unin-encapsulado (IGBT)
JCD = Resistencia trmica unin-encapsulado (diodo)
CS = Resistencia trmica encapsulado-disipador (IGBT)
SA = Resistencia trmica disipador-ambiente
PQ = Potencia disipada por cada IGBT
PD = Potencia disipada por cada diodo
Las variables se pueden obtener de las hojas de especificaciones de los componentes
utilizados, excepto para la potencia disipada por los IGBTs y los diodos.
a) Prdidas en los IGBTs

Las prdidas en los dispositivos se pueden agrupar en prdidas por conduccin PSS ms las
prdidas por conmutacin PSW, entonces las prdidas totales estn dadas por:
PQ = PSS + PSW
(3.10)
PSS = I CPVCE ( sat ) (D cos )
(3.11)
PSW = (E SW ( ON ) + E SW ( OFF ) ) f SW
(3.12)
donde:
ICP = Corriente pico de salida.
VCE(sat) = Tensin colector-emisor de saturacin.
D = Ciclo de trabajo de la seal PWM.
= ngulo de fase entre la tensin y la corriente de salida.
ESW(ON) = Energa de conmutacin de encendido del IGBT por el pulso de la corriente pico
ICP.
ESW(OFF) = Energa de conmutacin de apagado del IGBT por el pulso de la corriente pico
ICP.
b) Prdidas en los diodos

Las prdidas en los diodos estn dadas por:
37
PD = I CPVFM [(1 cos )D ]
(3.13)
donde:
VFM = Cada de tensin en sentido directo
Considerando que la corriente mxima generada por el inversor es de 8 amperes RMS, la
corriente pico es:
I CP = 8 2 = 11.31 A
(3.14)
En [20] se encuentran los parmetros necesarios para el clculo de la resistencia trmica, los
cuales se listan en la tabla 3.1.
Tabla 3.1. Parmetros para el clculo de la resistencia trmica
Parmetro
Valor
VCE(sat)
1.6 V
VFM
2V
ESW(ON)
315 J
ESW(OFF)
150 J
La corriente promedio en el inversor es cero. Para el caso de los patrones PWM sinusoidal
utilizados, el ciclo de trabajo promedio de cada interruptor es D = 0.5 y la frecuencia que se
utiliza para el clculo es la mxima permitida por el mdulo (20kHZ). La corriente generada
tiene un desfasamiento inductivo con respecto al voltaje de salida del inversor, con lo cual se
supone que el cos = 0.9.
Los valores de las resistencias trmicas de los dispositivos del mdulo seleccionado son:
JC = 2.2 C/W
JD = 5 C/W
CS = 0.1 C/W
La temperatura de unin mxima permitida para el mdulo seleccionado es de 150C.
Tomando un margen de seguridad del 20%, se proponen los siguientes valores de temperatura:
TJQ = 120 C
TA = 40 C
Sustituyendo las ecuaciones 3.3, 3.4, 3.5 y 3.6, se obtienen las prdidas en los dispositivos.
38
En la tabla 3.2 se presentan los valores calculados.

Tabla 3.2. Prdidas en los dispositivos.
Parmetro
Valores
PSS
8.14 W
PSW
9.3 W
PQ
17.44 W
PD
2.26 W
Se toman los parmetros obtenidos anteriormente para calcular la resistencia disipadorambiente mediante la ecuacin 3.9.
SA= 0.428 C/W
Las expresiones que determinan los valores de las temperaturas en diferentes puntos se
presentan en la tabla 3.3.
Tabla 3.3. Temperaturas en diferentes puntos del mdulo
Parmetro
Ecuacin
Valor
Temperatura en el disipador
TD = 4 ( PQ + PD ) SA + TA
73.72 C
Temperatura en el encapsulado
TC = ( PQ + PD ) CS + TD
75.69 C
Temperatura en la unin del IGBT
TJQ = PQ JC + TC
114.06 C
Temperatura en la unin del diodo
TJD = PD JD + TC
86.99 C
3.2.2 Circuito de gobierno para el inversor

Dado que se trata de un sistema conectado a la red elctrica, es necesario sincronizar la corriente
inyectada por el SFV con el voltaje de lnea. En la figura 3.7 se tiene un diagrama a bloques del
acondicionamiento de la seal de sincrona y generacin del set point. En la figura 3.10 se
muestra el circuito detallado.
Figura 3.7. Diagrama a bloques del acondicionamiento de seal y set point.
39
3.2.2.1 Acondicionamiento de la seal y set point

En un sistema sincronizado con la lnea se logra obtener el aprovechamiento total de la potencia
generada por el sistema fotovoltaico. En la figura 3.8 se observa el diagrama a bloques del
circuito con el que se logra esta funcin, es importante resaltar este esquema porque se muestra
como se obtiene el set point para el comparador de histresis. El circuito utiliza un transformador
para reducir el voltaje a los niveles de VCC del circuito de control. Posteriormente, se coloca un
filtro pasa-bajas, cuya funcin es obtener slo la componente fundamental de la tensin de lnea.
El filtro se disea usando el circuito integrado MF4CN-50. Este es un filtro de capacitores
conmutados Butterworth de 4 orden, el cual requiere, para su funcionamiento, una seal de reloj.
Se selecciona un filtro de 4 orden debido a la presencia de un 3 y 5 armnicos en la tensin de
lnea.
Figura 3.8. Diagrama del circuito de sincronizacin con lnea.

Se propone una frecuencia de corte para el filtro de 100 Hz. La seal de reloj se obtiene a
partir de un circuito temporizador integrado 555, mostrado en la figura 3.9. Segn la hoja de
especificaciones del filtro, la frecuencia de corte es 1/100 de la frecuencia de reloj [21], [22]. Por
lo tanto, el temporizador generar un tren de pulsos a una frecuencia de 10 kHz.
40
+5V
0.1F
4
10K
7
555
555
2.2K
6
0.022F
5
0.01F
Figura 3.9. Circuito esquemtico del temporizador.

La funcin de transferencia del filtro tomando una Q = 0.54, se muestra en la ecuacin 3.15
[23].
T4 =
1
s + 2.6131259 s + 3.4142136 s 2 + 2.6131259 s + 1
4
(3.15)
El bloque A del circuito esquemtico de acondicionamiento de la seal y set point, se

muestra en la figura 3.10.
Despus del filtro pasa-bajas se aprecia un circuito de corrimiento de fase. ste es necesario
porque el filtro ocasiona un desfasamiento de la seal de referencia, el cual se debe compensar
para garantizar que la corriente que se genere est en fase con la tensin de lnea. Para esta
funcin se utiliza un amplificador operacional de propsito general matrcula LF347N. Adems,
se implementa tambin un circuito de offset para compensar el corrimiento de nivel que introduce
el filtro.
En la parte final del acondicionador de seal se encuentra un detector de cruce por cero. ste
se utiliza para enviar una seal al dsPIC, indicndole en qu momento se debe inyectar corriente
a la lnea [24] (bloque A de la figura 3.10).
A la salida del circuito de offset est el potencimetro digital DS12670-50, el cual se
gobierna mediante el algoritmo del punto de mxima potencia de las celdas. El algoritmo se
ejecuta en el microcontrolador y ajusta la magnitud del set point. El voltaje pico que maneja el
inversor es de 11.31 A y el potencimetro digital es de 256 posiciones, por lo tanto, cada
movimiento de posicin representa 44.35 mA (bloque B de la figura 3.10).
En la figura 3.11 se muestra la placa construida del acondicionador de la seal y obtencin
del set point para el comparador de histresis.
41
42
Figura 3.10. Circuito de control para el inversor. En el bloque A se
genera la seal de set point y en el B generan las seales de control.
Figura 3.11. Placa del acondicionador de seal y set point.
3.2.2.2 Control por histresis

El ciclo de histresis se genera por medio de la comparacin de la seal de set point (ISP), y la
retroalimentacin de la corriente a la salida del SFV (IINV). Las seales que resultan de la
comparacin en el MAX903, se utilizan para controlar el encendido y apagado de los
interruptores de potencia. La banda de histresis est determinada por I, tales seales se pueden
ver en la figura 3.12. El estado de conmutacin de apagado a encendido aparece cuando la
corriente IINV tiende a ser menor que el ISP ms su incremento (ISP - I/2). La conmutacin
inversa, de encendido a apagado, se presenta cuando la corriente IINV empieza a exceder el valor
dado por ISP + I/2. En operacin normal, este tipo de modulacin producir una forma de onda
de corriente que sigue la forma de onda de la tensin de red, con un rizo sobrepuesto, I. La
amplitud del rizado es directamente proporcional a la banda de histresis y a la magnitud del
inductor de salida. El contenido armnico es inversamente proporcional a la amplitud de la
corriente generada a la salida del sistema, es decir, debido a que se tiene una banda de histresis
fija, si la corriente de salida es pequea, el rizado I en comparacin con la corriente generada es
considerablemente grande, por lo que aumenta el contenido armnico. Cuando la corriente
generada tiene una amplitud ms grande que la amplitud del rizado I, disminuye la distorsin
armnica en la seal de salida del sistema [3].
43
Figura 3.12. Patrn de conmutacin PWM sinusoidal.
3.2.2.3 Comparador de histresis digital

El set point se compara, en una etapa de histresis, con una seal proporcional a la corriente de la
salida del inversor, y con esto se produce un patrn de conmutacin para los IGBT [32]. Para esta
funcin se utiliza un MAX903, el cual tiene una entrada (el pin 5) para inhibir las entradas al
dispositivo. Su operacin es como sigue: cuando se tiene un nivel alto en el pin 5, el comparador
responde inmediatamente a los cambios en las terminales de entrada. Por el contrario, cuando se
tiene un nivel bajo, el comparador no responde a cambios en la entrada y permanece en el mismo
estado [25]. Se puede aprovechar esta funcin para construir una red digital que proporcione
inmunidad al ruido (bloque B de la figura 3.11).
Como se sabe, los comparadores son especialmente sensibles al ruido que se presenta en sus
terminales de entrada; el origen de este ruido puede estar incluso en el mismo comparador debido
a que su impedancia de entrada vara durante las conmutaciones, al atravesar la etapa de entrada
la regin de operacin lineal. Una manera de desensibilizar al dispositivo con respecto al ruido
consiste en agregar una red de histresis, con lo cual se evitan rebotes. Cuando la salida del
comparador es bipolar y perfectamente simtrica, el efecto de la red de histresis consiste en
desplazar los instantes reales de conmutacin en un ngulo constante, funcin de la anchura de
banda de histresis y de la amplitud de las seales aplicadas a las entradas. Por otro lado, cuando
44
la salida del comparador no es simtrica, ocurre un desplazamiento de la banda de histresis, y

que se refleja como una asimetra de las conmutaciones con respecto al cruce por cero.
Figura 3.13. Diagrama para la histresis digital.

As pues, en un comparador en el cual se tiene una salida con niveles lgicos estndar se
produce una asimetra cuando la red est referida a la salida. Una manera de resolver el problema
consiste en utilizar la terminal de deshabilitacin del dispositivo, agregndose una red de
histresis digital. Esta red tiene como funcin inhibir la operacin del comparador
inmediatamente despus de que produce la conmutacin. Dado que los transitorios que se
producen en la etapa de potencia son los responsables del ruido que se presenta en las entradas
del comparador, la inhibicin durar el tiempo necesario para que transcurra dicho transitorio. En
la figura 3.13 se muestra el esquema utiliza para la histresis digital [26].
3.2.2.4 Tiempo muerto y protecciones

Tericamente los interruptores de potencia operan de forma ideal, con tiempos de encendido y
apagado instantneos. En la prctica, se sabe que los IGBT presentan una cola de apagado. Por tal
razn, es necesario implementar un circuito de tiempo muerto ya que, de lo contrario, dos
interruptores de una misma rama pueden encender simultneamente, ocasionando dao ya sea a
los mismos dispositivos o a la fuente de alimentacin.
El mdulo utilizado tiene un tiempo de apagado de 615 nseg y de encendido de 470 nseg. El
tiempo muerto tiene que ser mayor al del tiempo de apagado. El tiempo muerto que se aplica para
evitar daos es de 1.2 seg aproximadamente. El circuito se construye con un arreglo de
compuertas XOR (7486), flip-flop JK (7473) y un multivibrador monoestable (74123). En la
figura 3.14 se muestra el diagrama esquemtico. Al implementarse el circuito de tiempo muerto,
las seales de control aplicadas a los IGBT varan con respecto a las seales que se generan antes
45
del circuito de tiempo muerto. sta ocasiona una alteracin en el contenido armnico y, por
consecuencia, el porcentaje de la distorsin armnica total se ve afectado.
Figura 3.14. Circuito de tiempo muerto y entradas de mando.

En cuanto a la parte de las protecciones, el sistema esta protegido contra sobrecorriente,
sobretemperatura y aislamiento de lnea. Estas protecciones se muestran en la figura 3.15.
La proteccin contra sobrecorriente se lleva a cabo sensando la corriente de salida del
inversor; si en un momento dado los comparadores (LM311) detectan un nivel de corriente
superior al mximo permitido (8 Arms), una seal de control deshabilita la conmutacin en los
interruptores de potencia. Se utilizan dos comparadores, debido a que el patrn de conmutacin
se genera tomando una muestra de la lnea, y sta tiene variaciones. Por lo tanto, es necesario
monitorear los dos semiciclos.
Para la proteccin por sobretemperatura se usa el circuito que contiene el mdulo inversor,
en el cual se cuenta con un termistor NTC interno que se conecta a una resistencia externa y as
hacer un divisor resistivo. Cuando la temperatura aumenta demasiado, la resistencia del termistor
disminuye y se tiene una seal de control para deshabilitar las seales a los interruptores. El
inversor proporcionaba un voltaje de 15 V en la pata de sobretemperatura por lo que se coloca un
46
diodo zener para limitar el voltaje a 3.3 V.

La proteccin de aislamiento (islanding) de lnea se instala debido a que el SFV es un
sistema conectado a la red; por lo tanto, es un generador de energa y puede provocar situaciones
peligrosas. Por ejemplo, cuando se le de mantenimiento a la lnea elctrica, podra ser peligroso
para los trabajadores de la compaa de electricidad que el SFV siguiera funcionando.
Figura 3.14. Circuito de proteccin y sealizacin.

La implantacin de esta proteccin se lleva a cabo por medio de un circuito integrado
(MID400), que monitorea la lnea y manda una seal de control ante la ausencia de la tensin de
lnea.
Las seales de los circuitos de proteccin ingresan a un circuito latch (74129), que mantiene
la sealizacin mediante un led de falla (rojo), hasta que se reinicien nuevamente las seales a los
IGBT mediante el interruptor de inicio manual que, al accionarse, provoca el encendido de un led
(verde), indicando que el inversor tiene un funcionamiento correcto. Adems, este circuito latch
proporciona una seal para habilitar y deshabilitar las salidas del circuito de tiempo muerto.
Tambin, cuenta con un interruptor de paro manual por si se quiere dejar de proporcionar las
seales de control a los IGBT [3]. El circuito esquemtico se muestra en la figura 3.16. En la
parte derecha de la figura 3.17 se muestra la placa de este circuito y en la izquierda el circuito de
tiempo muerto.
47
Figura 3.16. Complemento de circuito de entradas de mando y sealizacin.
Figura 3.17. Placa de protecciones del sistema y tiempo muerto.
3.3
Control del SFV
El circuito de gobierno del sistema tiene que incluir el control de las dos etapas y los circuitos de
sensado para el control del voltaje en el capacitor. Para este circuito se parte de las funciones que
debe realizar el sistema. En la figura 3.18 se muestra el SFV donde se aprecian los bloques a
controlar. El circuito de mando se construir alrededor de un microcontrolador. ste manipula un
potenciometro digital (afectado tambin por el voltaje en el capacitor de enlace como se ver ms
adelante) para variar la magnitud de la corriente generada.
48
49
Figura 3.18. Diagrama a bloques de la etapa de control del SFV.
Por otra parte, para obtener la potencia mxima entregada por las celdas se coloca un sensor
de voltaje y uno de corriente a la entrada del sistema, para despus multiplicar las salidas y as
obtener un voltaje proporcional a la potencia que se est generando. A continuacin se pasa por
una etapa en la que se convierte el voltaje en frecuencia, de manera que el ancho del pulso que se
genere es proporcional a la potencia entregada por las celdas. Esta frecuencia se detecta mediante
el contador del microcontrolador para llevar a cabo la funcin de seguimiento del punto de
mxima potencia. Estas funciones se detallan a continuacin en el circuito de la figura 3.19.
En el bloque X de la figura 3.19, se tiene una etapa de sensado en la cual se toma una
muestra de la corriente que entra a las bobinas del convertidor CD/CD, mediante un sensor de
efecto Hall (LA55-P), el cual genera 1V por cada 3A que circulan a travs de l. Adems, se
registra el voltaje de las celdas con un divisor resistivo que lo adapta a los niveles del circuito de
control. Las dos seales obtenidas ingresan a un multiplicador (AD633J), con lo que se tiene un
nivel de potencia representado por un voltaje que se enva a un convertidor de voltaje a
frecuencia (AD7740KRM), que proporciona pulsos al contador del microcontrolador y se busque
el punto de mxima potencia con el algoritmo perturbar y observar. La frecuencia de reloj
(fCLKIN ) que se utiliza es de 1 MHz. Por lo tanto, se generan 148.5 pulsos por cada Watt/seg que
producen las celdas fotovoltaicas. La funcin de transferencia del multiplicador se muestra en la
ecuacin 3.16 [27].
VMULT =
(VSIPV )(VSVPV ) + Z
10V
(3.16)
La ecuacin 3.17 muestra la funcin de transferencia del convertidor de voltaje a frecuencia.

La mxima frecuencia se obtiene al 90% de la frecuencia del reloj, y la mnima al 10% [28].
V
FPOT = 0.1 f CLKIN + 0.8 IN fCLKIN
VREF
(3.17)
El circuito de control del sistema maneja las seales de disparo de los interruptores del
convertidor CD/CD; como lo hace el control del convertidor en [5]. Adems, se hace cargo de
manejar el voltaje en el capacitor de enlace mediante dos comparadores (AD790): uno llamado
comparador A, que sirve como nivel superior del algoritmo del control del voltaje en el capacitor;
y otro llamado comparador B, que sirve para detectar el nivel inferior. Tambin, controla el
potencimetro digital que determina el set point del inversor (bloque Y de la figura 3.19).
50
51
Figura 3.19. Circuito de

control del SFV.
En el bloque Y tambin se muestra el filtro pasabajas de 5 orden (MAX280) para obtener el

voltaje promedio del capacitor, el cual sirve para obtener la componente fundamental de dicho
voltaje. Adicionalmente, el control cuenta con dos comparadores: uno que sirve para detectar que
el nivel del voltaje en las celdas fotovoltaicas sea superior a 130V, que es utilizado en el
algoritmo de inicializacin y encendido suave; y otro que sirve para proteger al convertidor
CD/CD de una sobrecorriente. Los dos comparadores mencionados cuentan con sealizacin de
leds.
3.4
Control del voltaje en el capacitor de enlace
Para controlar el voltaje en el capacitor de enlace se construye el circuito de la figura 3.20. El

control consta de dos niveles de comparacin que forman una ventana, en la cual se mantiene
gobernado al voltaje del capacitor. Esto se lleva a cabo mediante incrementar o decrementar la
corriente generada. La muestra que se toma del voltaje en el enlace, entra a un amplificador de
aislamiento para separar la tierra de control de la de potencia.
Figura 3.20. Diagrama a bloques de circuito de control para

voltaje en el capacitor de enlace.
Se parte del 0 lgico que tienen el comparador A y B a la salida (t0), en este momento se
disminuyen posiciones en el potencimetro digital hasta que se tiene un 1 lgico en el
comparador B (t1). Lo cual quiere decir que el voltaje en el capacitor es mayor al voltaje de
52
referencia superior VSUP y se necesita que el inversor demande ms corriente. Por lo tanto, el
dsPIC manda a aumentar posiciones al potenciometro digital del inversor. Este proceso se lleva a
cabo hasta que exista una disminucin tal que el voltaje del enlace llegue al nivel inferior VINF
(t3).
Figura 3.21. Esquema de niveles de voltaje en el capacitor de enlace.

Cuando se llega al estado t3, el algoritmo de control manda disminuir posiciones al
potencimetro digital. En este instante el voltaje en el capacitor es menor que el voltaje de
referencia inferior, lo que significa que el inversor est demandando ms corriente de la que
puede generar el convertidor CD/CD. Consecuentemente, se manda a disminuir posiciones al
potenciometro digital del inversor mediante el dsPIC. El microcontrolador detiene el proceso
53
hasta que el voltaje en el capacitor es igual al voltaje de referencia superior. El estado t2 no es

utilizado para el control, debido a que est al mismo nivel de t1 y no representa un cambio en el
voltaje. Los niveles lgicos de los comparadores se pueden ver ms claros en la figura 3.21.
54
Captulo 4
Desarrollo del software y programacin
En este captulo se presentan los algoritmos que se desarrollaron para el control del sistema y
los diagramas de flujo que se grabaron en el dsPIC. Tambin se mencionan las principales
dificultades que se tuvieron en la programacin. La lista completa del programa se encuentra en
el anexo A.
4.1
Funciones que debe realizar el microcontrolador

El sistema debe inyectar una corriente sinusoidal en fase con la lnea y de baja distorsin. Por
lo tanto, el microcontrolador debe realizar las siguientes funciones, controlando el PMP y el

voltaje en el enlace de CD.
1.
Obtener el punto de mxima potencia (PMP) de las celdas.
2.
Partiendo del PMP, manejar el potencimetro digital que proporciona las seales de control
para los interruptores del convertidor boost.
3.
Partiendo del PMP, manejar el potencimetro que proporciona el set point para las seales de
control de los interruptores del inversor,.
4.
Mantener el voltaje del enlace dentro de los lmites fijados de antemano, determinando si es
55
necesario incrementar o decrementar la corriente generada para ejercer el control sobre dicho
voltaje.
5.
Controlar las interrupciones por software, ya sea por sobrecorriente, sobretemperatura o

desconexin de la red.
Debido a que el microcontrolador tiene que realizar varias funciones al mismo tiempo, se
decidi emplear un dsPIC, que es un microcontrolador de 16 bits al cual se le aadieron las
principales capacidades de los DSP. Se caracteriza por la rapidez en la ejecucin de tareas, y la
facilidad con la que se pueden realizar operaciones matemticas. [24]
4.2
Algoritmos del sistema

En el microcontrolador (dsPIC30F3013) se cargan los algoritmos programados en el
software MPLAB, realizados con ayuda de [10]. A continuacin se mencionan dichos algoritmos:
1. Algoritmo de inicializacin y encendido suave.

2. Algoritmo de localizacin del punto de mxima potencia (PMP).
3. Algoritmo de control del voltaje en el capacitor de enlace.
4. Algoritmo de proteccin por sobrecorriente en el convertidor CD/CD.
4.2.1 Algoritmo de inicializacin y encendido suave

Para el control de la primera etapa (convertidor CD-CD) del sistema se tiene un algoritmo de
condiciones iniciales para el arranque y puesta en marcha. ste se disea para que el convertidor
CD/CD no arranque de manera brusca. Adems, sirve para indicar cundo se tiene el voltaje
necesario en la entrada del sistema para inyectar corriente, asegurando que el flujo de potencia
vaya del SFV hacia la red. Una vez que se tiene la premisa anterior, el algoritmo manda a
encender un led verde. El diagrama de flujo para estas funciones se presenta en la figura 4.1.
56
Espera y revisa
botn de
encendido
Verifica VFVmin
Encendido
Figura 4.1. Diagrama de flujo de condiciones iniciales

y encendido suave.
4.2.2 Algoritmo de PMP

En la figura 4.2 se presenta el diagrama de flujo que se carga en el microcontrolador para
obtener el punto de mxima potencia.
57
Como se mencion en el captulo 3, para provocar los cambios en la potencia de salida, se

utiliza un potencimetro digital (DS1267-50) manejado por el dsPIC30F3013. La constante R en
el diagrama de flujo corresponde a los incrementos en magnitud de la corriente, los cuales
dependen de la resolucin con la que cuenta el potencimetro digital, para este caso son 256
posiciones.
Figura 4.2. Diagrama de flujo para el control del punto mxima potencia
Es importante mencionar que al algoritmo no le interesa saber el valor absoluto de la

potencia; en lugar de ello, lo que trata de determinar es si el valor alcanzado es el mximo
posible. Debido a que no se mide la potencia entregada a la red, y adems se desconoce la
capacidad de potencia que pudieran entregar las celdas fotovoltaicas en un momento dado, el
algoritmo de PMP hace que la corriente se vaya incrementando sucesivamente hasta que se llega
al punto en que, para un incremento de corriente, se obtiene un decremento de potencia. Cuando
58
se alcanza esta condicin, la corriente se decrementa sucesivamente hasta que llega al punto en
que, cuando existe un decremento en la corriente, tambin la potencia disminuye. En este
momento, para que no exista un decremento de potencia se aumenta la corriente y de esta forma
la potencia vuelve a aumentar.
4.2.3 Algoritmo de control del voltaje en el capacitor de enlace

El control del voltaje en el capacitor lo realiza el dsPIC mediante el diagrama de flujo que se
presenta en la figura 4.3. Dicho control afecta las posiciones del potenciometro digital del
inversor, ya que gobierna la corriente que inyecta el inversor; ya sea aumentando o disminuyendo
la demanda de corriente.
El algoritmo en un principio determina el nivel del comparador A (figura 4.3); si ste est en
un 0 lgico se disminuyen posiciones en el potencimetro digital para demandar menos corriente,
lo que lleva a un incremento en el voltaje del enlace. Cuando el comparador A cambia a un 1
lgico el voltaje del capacitor entra en la ventana de control que se dise, las posiciones se
aumentan hasta que se tiene un 1 lgico en el comparador B, en este momento se vuelve una vez
ms a disminuir posiciones, cerrando el ciclo de la ventana. Con esto se mantiene al voltaje
dentro de dos lmites.
Figura 4.3. Diagrama del control del voltaje en VC

Cuando el voltaje en el capacitor sale de la ventana de control, el algoritmo incrementa o
decrementa posiciones, para lograr que el voltaje ingrese lo ms rpido posible a la ventana de
control.
59
Si se llega al lmite de las posiciones del potencimetro, ya sea en el nivel inferior o el

superior, el algoritmo interpreta que se est generando la menor o mayor corriente posible,
respectivamente. Por lo tanto, cuando llega a esta situacin el control queda detenido hasta que se
tenga un cambio en la carga.
4.2.4 Algoritmo de proteccin por sobrecorriente en el convertidor CD/CD

El algoritmo de proteccin por sobrecorriente est encargado de proteger el convertidor
CD/CD. Es necesario contar con esta proteccin por si se diera el caso de alguna anomala en el
funcionamiento, ya sea por un corto en la fuente de alimentacin o por la destruccin de alguno
de los dispositivos, lo cual provocara una sobrecorriente que afectara no slo el convertidor
CD/CD sino muy posiblemente el inversor.
Figura 4.4. Diagrama de flujo de proteccin por sobrecorriente.
60
En la figura 4.4 se presenta el diagrama de flujo de proteccin por sobrecorriente. Se utiliza

una de las interrupciones externas del dsPIC para disparar la proteccin para que,
independientemente del punto en que se encuentre el programa principal, se atienda a la falla.
4.3
Dificultades que se presentaron en la programacin
Debido a la cantidad de funciones asociadas con la operacin y gestin del sistema fotovoltaico,
desde el inicio se decidi utilizar un microcontrolador de nueva generacin tipo dsPIC. Esta es
una decisin acertada desde el punto de vista de las tendencias tecnolgicas y desarrollos futuros
en el CENIDET. El problema de trabajar con dispositivos de nueva generacin es que presentan
comportamientos que algunas ocasiones no han sido documentados. Es importante recalcar que
en este punto no resultan de ayuda las herramientas de simulacin. Adems, fue la primera vez
que se trabaj en el CENIDET con este tipo de dispositivos, lo que llev a resolver los problemas
que conlleva trabajar con un nuevo dispositivo.
Algunas dificultades relacionadas con la programacin de los dsPIC no son bien conocidas.
Por su reciente incursin en el mercado, existe poca informacin de cmo resolver los problemas
en la programacin. Por lo tanto, al programador le consume ms tiempo ya que tiene que
resolver los problemas a prueba y error. A continuacin se mencionan algunos problemas que se
presentaron durante la programacin:
Deshabilitacin de las funciones multiplexadas
Cuando se habilita un perifrico, todos los pines que tiene asociados para soportar sus
seales se desactivan como pines de entrada/salida de propsito general. La mayora de los pines
de entrada/salida son multifuncin y pueden soportar distintas funciones multiplexadas en el
tiempo. Cuando se quiere utilizar un pin de entrada/salida para propsito general, se necesita
deshabilitar todas y cada una de las funciones que tiene asociado dicho pin.
Solucin:
Para deshabilitar cada funcin que tiene asociada el pin se debe identificar el registro que
maneja la funcin, generalmente se logra la deshabilitacin moviendo un #0x0000 a dicho
registro.
Utilizacin del puerto B
61
En el dispositivo utilizado (dsPIC30F3013) el puerto que tiene ms pines de entrada/salida es

el PORTB. Por lo tanto, es muy importante que ste se encuentre disponible como puerto de
propsito general.
Solucin:
Para utilizar los pines del PORTB como entradas/salidas digitales, los bits correspondientes al
registro ADPCFG deben tener un 1 lgico, incluso si el mdulo conversor analgico/digital se
encuentra deshabilitado.
Cambios inmediatos en un puerto de salida
En la programacin de la rutina del potencimetro digital se generaba un pulso para la

comunicacin serial con el dispositivo. Para esto, se tena que variar un puerto de salida, pero el
cambio instantneo de un nivel a otro provocaba una mala transmisin de los datos. Esto debido a
que el dsPIC no responde adecuadamente a cambios instantneos de un nivel lgico 0 a un 1 y
viceversa.
Solucin:
Para evitar que el cambio en el puerto de salida sea instantneo, se debe esperar un ciclo de
mquina con una instruccin NOP, con lo cual se evita tener resultados inesperados en la
transmisin de datos del potencimetro digital.
62
Captulo 5
Resultados de simulacin y
experimentales
En este captulo se presentan los resultados ms relevantes del trabajo de investigacin
desarrollado. Primero, se muestran los resultados de las simulaciones al SFV realizadas en el
software PSIM. Posteriormente, se muestran las pruebas al convertidor CD/CD y al convertidor
CD/CA. Adems, se presentan las pruebas a los circuitos secundarios de tiempo muerto y
protecciones. Por ltimo, se ilustran las pruebas del control del SFV para el voltaje en el enlace
de CD, siendo esto el objetivo principal del trabajo de tesis.
El sistema se valid en el laboratorio del CENIDET, emulndose las celdas fotovoltaicas con
una fuente de alimentacin capaz de generar 1000 W, que es la potencia nominal del prototipo.
En algunas pruebas la fuente se oper en modo de regulacin de corriente.
Con el protocolo de pruebas se pretende llevar al SFV al mximo de su capacidad para
validar su funcionamiento ante las condiciones para las que se dise. Por lo tanto, se prob el
prototipo con cambios de carga y modificaciones en el voltaje entregado por la fuente de
alimentacin.
63
5.1
Pruebas del SFV en el simulador PSIM

El SFV se simul en PSIM para tener una idea del comportamiento ante una disminucin en
la capacitancia de enlace, con lo cual se emul el comportamiento de algunos elementos. Por

ejemplo, la celda fotovoltaica se emul con el circuito descrito en el captulo 2.
En la figura 5.1 se muestra el convertidor boost que es alimentado con la celda fotovoltaica
modelada, la cual tiene el seguidor de potencia mxima que est en el recuadro punteado.
Figura 5.1. Convertidor boost con celda modelada y seguidor del PMP.
El seguimiento de la mxima potencia es especialmente importante debido a que se tiene una

carga que admite toda la potencia que el panel fotovoltaico pueda suministrar, como lo es el
suministro de energa a la red elctrica.
El principio bsico de operacin del seguidor del PMP es tomar el voltaje de salida del
arreglo fotovoltaico Vpv y la corriente Ipv, introducirlos a un multiplicador y comparar el
resultado con una referencia que representa el valor mximo de la potencia que puede
proporcionar el arreglo fotovoltaico. En PSIM se genera una forma de onda PWM, modulada por
un comparador de histresis, y esto provoca las conmutaciones del MOSFET que se encuentra en
el convertidor boost.
La potencia constante de referencia se coloca para proporcionar el set point para el
64
comparador de histresis, y no toma en consideracin las variaciones de temperatura ambiente

[10].
Como se mencion, el inversor es parte de la segunda etapa del sistema fotovoltaico, se
simul en PSIM y se controla en corriente mediante un comparador de histresis. Se obtuvo una
forma de onda sinusoidal inyectada a la lnea.
Figura 5.2. Inversor conectado a red.
En la figura 5.2 se muestra el circuito con el comparador de histresis; es importante notar

que slo se emul el comportamiento del circuito de mando para generar la forma de onda que se
iba a inyectar.
Se coloc una fuente de alterna que es el set point del comparador de histresis, la salida se
compar con la forma de onda de corriente sensada a la salida del inversor. El valor del set point
se determin segn la corriente que se deseaba inyectar a la red; por ejemplo, para inyectar 8
amperes se coloc una referencia de 0.8 volts ya que la seal de corriente de salida tiene una
ganancia de 0.1.
Una vez que se determinaron los valores y se simularon las etapas por separado se procedi a
analizar cul era el comportamiento cuando se acoplaba todo el sistema. En la figura 5.3 se
muestra el sistema fotovoltaico.
65
Figura 5.3. Sistema fotovoltaico simulado en PSIM.
En la figura 5.4 se ilustra la fluctuacin de voltaje provocada por la disminucin en el valor

de la capacitancia en el enlace. Se observa un rizo que es debido a la disminucin del capacitor.
Figura 5.4. Voltaje en el capacitor de enlace

.
En la figura 5.5 se tiene la corriente que se inyecta a la red mediante el sistema fotovoltaico.
Como se puede ver la corriente es sinusoidal. La potencia pico que se obtuvo fue de 1340 Watts,
como se puede observar en la figura 5.6. sta tiene una forma sinusoidal debido a que la corriente
66
generada y el voltaje de lnea son sinusoidales y su fase es dos veces la de la lnea.
Figura 5.5. Corriente inyectada a la red.
Figura 5.6. Potencia del sistema fotovoltaico.
Las pruebas que se realizaron en PSIM fueron en lazo cerrado, las seales de control son
generadas mediante una muestra de la corriente de salida comparada con un set point. En la
figura 5.3 se observa que se toma una muestra de la corriente generada para el control de
histresis de dos niveles, con lo cual se genera un PWM sinusoidal que genera las conmutaciones
de los interruptores.
67
5.2
Pruebas al convertidor CD/CD
En la figura 5.7 se muestra la corriente en la bobina del convertidor CD/CD IL1 y el voltaje en la
resistencia de carga VOCD. Se puede notar que el rizo es apenas de 130 mA debido a la topologa
interleaved utilizada. Adems, se demanda un rizo pequeo a las celdas fotovoltaicas emuladas
por una fuente de alimentacin.
Debido a que la conmutacin en los interruptores del convertidor es dura, se presentan picos
en la corriente de los inductores, los cuales provocan tambin picos en el voltaje de la resistencia
de carga.
IL1
VOCD
Figura 5.7. Corriente en la bobina IL1 (500 mA/div) y voltaje en la carga del convertidor CD/CD
VOCD (50 V/div) con 50 V en la entrada.
Las pruebas al convertidor CD/CD se realizaron para validarlo y as tener la certeza de su
buen funcionamiento antes de integrarlo al sistema fotovoltaico completo. Para este caso, el
convertidor ya estaba siendo manejado por la nueva tarjeta de control. Los parmetros con los
que se realizaron las pruebas del convertidor son las siguientes:
- Voltaje de entrada: 50 V
- Resistencia de carga: 68
- Capacitor de salida: 20F
- Ciclo de trabajo: 0.5
68
Para comprobar el correcto funcionamiento del convertidor se hicieron ms pruebas a

diferentes voltajes para observar el desempeo a voltajes de entrada mayores. En la figura 5.8 se
muestran las formas de onda con un voltaje de entrada VIN de 85 V y en la figura 5.9 con uno de
150 V. Adems, en la figura 5.9 se muestra la corriente en las dos bobinas, se puede notar que la
corriente en una de ellas es mayor.
Se coloc un control diferente al utilizado por Israel Uribe. El nuevo control consta de un
circuito integrado UC3824N gobernado por el nivel que proporciona un potencimetro digital
DS1267. Con este circuito se generan dos salidas PWM desfasadas 180. El inconveniente para
esta aplicacin es que el UC3824N incluye un tiempo muerto entre las dos seales que genera.
Por esta razn se tuvo que utilizar slo una salida, la cual se modific mediante un arreglo de
compuertas. Con dicho circuito se utiliza una compuerta ms para una de las seales, lo que hace
que los ciclos de trabajo no sean exactamente iguales, provocando que las corrientes tampoco lo
sean.
IL1
VOCD
Figura 5.8. Corriente en la bobina IL1 (1 A/div) y voltaje en la carga del convertidor CD/CD
VOCD (100 V/div) con 85 V en la entrada.
Mediante las pruebas realizadas al convertidor CD/CD, se concluye que es capaz de alcanzar
las especificaciones de potencia para las que se dise. En la tabla 5.1 se presenta el informe de
resultados obtenidos en corriente de las bobinas, voltaje en la carga y potencia consumida por la
carga, ante variaciones en el voltaje de entrada.
69
IL2
IL1
VOCD
Figura 5.9. Corriente en la bobina IL2 (2 A/div) corriente en la bobina IL1 (1 A/div) y voltaje en la
carga del convertidor CD/CD VOCD (200 V/div) con 150 V en la entrada.
Tabla 5.1. Valores medidos de IL1, IL2, IL1, VOCD y POCD ante variaciones en el voltaje de
entrada.
VIN (V)
IL2(A)
50
1.26
1.15
130
85
2.1
1.76
150
5.3
IL1(A)
IL1(mA) IL2(mA)
VOCD(V)
POCD(W)
120
98.8
143.55
260
160
171
430
2.69
2.27
510
220
316
1468.47
Pruebas al SFV
Con las pruebas al sistema fotovoltaico se pretende mostrar la variacin del voltaje en el enlace
de CD, usando un capacitor reducido en tamao en comparacin con el normalmente utilizado en
este tipo de sistemas. En la figura 5.10 se muestra el circuito utilizado para las pruebas con el
sistema.
En esta primera etapa de pruebas al sistema completo se justifica el que no se aplique el
control del voltaje en el enlace de CD, debido a que se desea observar qu pasa si se aumenta el
voltaje en la entrada del sistema y no se controla el voltaje en el enlace.
Las pruebas se realizaron con variaciones en el voltaje de entrada al SFV. El voltaje en la
entrada se tiene que aumentar ante un incremento en la carga ya que, de otra manera, la corriente
generada deja de ser sinusoidal; debido a esto se hacen las pruebas slo con la resistencia de
70
carga del inductor de salida. Los parmetros quedan de la siguiente manera:

-
Inductor de salida: 9.3 mH (Lout)
Resistencia del inductor de salida: 2
Capacitor de enlace: 20 F (C)
Corriente generada: 600 mA (IL)
Figura 5.10. Circuito de prueba para el SFV.
IL
VL
VC
Figura 5.11. Corriente en la bobina de salida IL (1 A/div) voltaje en la bobina de salida VL (500
V/div) y voltaje en el enlace de CD VC (500 V/div) con 120 V en la entrada.
71
La figura 5.11 muestra la corriente generada por el sistema IL, el voltaje en el enlace VC y el
voltaje en el filtro inductivo a la salida del sistema VL. El voltaje a la entrada es de 120 V. Se
observa que la corriente generada es de 600 mA. Por tal razn, el rizo provocado por el ciclo de
histresis se ve muy elevado en la forma de onda.
IL
VL
VC
IL
VL
VC
En la figura 5.12 y 5.13 se tienen una vez ms la corriente generada IL, el voltaje en el enlace
72
VC y el voltaje en el filtro inductivo a la salida del sistema VL; pero ahora con una variacin en el
voltaje de entrada de 130 V y 150 V, respectivamente.
En la figura 5.14 se observa la corriente generada IL, el voltaje en el inductor de salida VL y el
voltaje en el capacitor de enlace VC, con un voltaje a la entrada de 150 V. Esto tiene como meta
mostrar que si la corriente generada es mayor que la que se genera el convertidor CD/CD, el
voltaje en el capacitor de enlace disminuye. Por lo tanto, si se controla el voltaje en el capacitor
de enlace por medio de la corriente generada, es posible disminuir el valor de la capacitancia. Las
condiciones a las que fueron hechas las pruebas son:
- Inductor de salida: 9.3 mH (LO)
- Resistencia del inductor de salida: 2
(RL)
- Capacitor de enlace: 20 F (C)

- Corriente generada: 730 mA (IL)
Es importante mencionar que las pruebas se hicieron slo con una carga inductiva, debido
a que, por problemas de ruido electromagntico, no se logr generar una potencia considerable,
ya que el sistema entraba en inestabilidad cuando se intentaba demandar ms potencia.
IL
VL
VC
Figura 5.14. Corriente generada IL (1 A/div), voltaje en la bobina de salida VL (500 V/div) y el
voltaje en el capacitor de enlace VC (500 V/div) con 150 V en la entrada.
5.4
Pruebas al control del voltaje en el enlace de CD
El voltaje en el capacitor de enlace se controla mediante dos comparadores que sensan dos
73
niveles de umbral. El dsPIC controla esta funcin. La figura 5.15 muestra el diagrama a bloques
del circuito utilizado para las pruebas del control, las cuales se hicieron con los siguientes
parmetros:
- Inductor de salida: 9.3 mH (LO)
- Resistencia de carga del inversor: 50
(RL)
- Capacitor de enlace: 20 F (C)

- Corriente mxima generada: 12 App (IL)
LO
RL
H2
CD
IL
IIN
68
VLNEA
20F
CA
COMPARADOR DE
HISTRESIS
CTO. DE
TIEMP0
MUERTO
CONTROL
+
C2
C2
HISTRESIS
DIGITAL
FILTRO
PB
VLINEA
Figura 5.15. Circuito de pruebas con fuente de corriente.
Se realizaron pruebas con una fuente de corriente debido a que cuando se intent generar
ms potencia, se tuvieron muchos problemas de ruido electromagntico. Por lo tanto, se emul el
comportamiento del convertidor CD/CD con una fuente de corriente.
La figura 5.16 muestra la corriente generada y el voltaje en el enlace de CD. Las variaciones
que tiene el voltaje del enlace con el algoritmo de control no son lineales; por tal razn, se
produce un decremento en las posiciones del potencimetro digital mientras no se tenga el nivel
superior programado. Cuando el voltaje del enlace alcanza dicho nivel de control, se genera una
orden que hace que el potencimetro aumente posiciones, lo que se refleja en un incremento en la
corriente generada y un decremento en el voltaje del capacitor de enlace.
74
IL
VC
Figura 5.16. Formas de onda de corriente generada IL (2 A/div) y voltaje en el capacitor de

enlace VC (50 V/div).
IL
VC
Figura 5.17. Formas de onda de corriente generada IL (2 A/div) y voltaje en el capacitor de

enlace VC (50 V/div) con el control trabajando de manera ptima.
Antes de llegar a los niveles de control definidos en la seccin 3.4, el sistema pasa por una
inestabilidad como se observa en la figura 5.16. Una vez que el sistema llega a los niveles de
control se estabiliza la corriente generada como se puede ver en la figura 5.17. Adems, se ve
cmo el voltaje en el capacitor va cambiando su valor una vez que se entra al intervalo de control.
Si bien no se hizo un anlisis de la distorsin armnica total de la corriente generada, en las
75
formas de onda se observa que cuando la corriente es menor a 1 A, el rizo es proporcionalmente

mayor. Por lo tanto, se puede concluir que existe una mayor distorsin cuanta ms pequea es la
corriente que genera el sistema. Esto es debido al control de histresis con el que se genera la
corriente hacia la lnea.
En la figura 5.18 se muestra el contenido armnico de la corriente generada, se nota que la
frecuencia fundamental est a 60 Hz y el espectro que le sigue en magnitud est
aproximadamente a 54 Hz. ste se debe a la variacin que se genera en el voltaje del enlace de
CD.
1
0.9
Corriente normalizada(A)
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
10
10
10
Frecuencia(Hz)
10
10
Figura 5.18. Contenido armnico de la corriente generada.

En la figura 5.19 se muestra la corriente en el capacitor de enlace y la corriente generada, se
nota una forma de onda a baja frecuencia que modula a otra de alta frecuencia; que es una forma
de onda caracterstica demandada por un inversor.
La figura 5.20 muestra el espectro de la corriente en el capacitor de enlace, el primer
armnico est a 120 Hz. Adems, en altas frecuencias se reflejan las conmutaciones de los IGBT
del inversor.
76
IC
IL
Figura 5.19. Formas de onda de corriente en el capacitor IC (5 A/div) y corriente generada IL (5

A/div).
Corriente en el capacitor de enlace(A)
1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1
0
10
10
10
Frecuencia(Hz)
10
Figura 5.20. Contenido armnico de la corriente en el capacitor de enlace.

Las figuras 5.21 y 5.22 muestran la corriente ya estabilizada por control del voltaje en el
enlace. Se puede observar que los niveles de control estn en 90 V (inferior) y 120 V (superior).
77
El valor de estos niveles se determin de manera heurstica ya que en este intervalo es donde el
sistema se comportaba de una forma ms estable.
IL
VC
Figura 5.21. Formas de onda de la corriente generada IL (2 A/div) y voltaje en el capacitor de

enlace VC (50 V/div) mostrando los niveles de control.
IL
VC
Figura 5.22. Formas de onda con acercamiento de la corriente generada IL (2 A/div) y voltaje en
el capacitor de enlace VC (50 V/div) mostrando los niveles de control.
En la figura 5.23 se tiene el contenido armnico del voltaje en el enlace. El inters en esta
grfica es observar la frecuencia a la cual esta ocurriendo la variacin de voltaje. Se trata de un
nivel de CD con un rizo. La variacin del voltaje se presenta en bajas frecuencias; el espectro de
mayor magnitud despus del fundamental est a 6 Hz.
78
Voltaje en el enlace de CD normalizado
0.01
0.009
0.008
0.007
0.006
0.005
0.004
0.003
0.002
0.001
0
10
10
Frecuencia(Hz)
10
10
Figura 5.23. Contenido armnico del voltaje en el capacitor de enlace.

La potencia promedio que se logr con el sistema es de 585.1 W, como se observa en la
figura 5.24. La carga que tiene el sistema para esta prueba es RL.
VO
IL
PO
Figura 5.24. Formas de onda de la corriente generada IL (5 A/div), voltaje en la carga VO (250
V/div) y potencia consumida por la carga PO (1 kW/div).
79
En la figura 5.25 se compara la corriente generada con el voltaje de lnea, el desfasamiento

que existe entre ambas seales es muy pequeo lo que lleva a tener un factor de potencia de 0.99.
VLNEA
IL
Figura 5.25. Formas de onda de la corriente generada IL (5 A/div) y voltaje en la carga VO (100
V/div) mostrando el desfasamiento entre ellas.
5.5
Pruebas a las protecciones del SFV

En la figura 5.26 se tienen las seales procedentes del comparador de histresis, que pasan
por un circuito que inserta el tiempo muerto para la conmutacin de los dispositivos.
Figura 5.26. Tiempo muerto entre seales de conmutacin para los IGBT.
En el mdulo utilizado se tiene un tiempo de apagado de 615 nseg y de encendido de 470
80
nseg, por lo tanto el tiempo muerto que se calcul para evitar daos es de 1.2 seg
aproximadamente. Al hacer las pruebas se obtuvo que el tiempo muerto resultante es de 1.35seg
aproximadamente.
En la figura 5.27 se muestran las formas de onda de la proteccin por sobretemperatura.
Cuando en la cpsula del mdulo de IGBTs se tienen 125C, se manda una seal al circuito de
protecciones que inhibe las seales de conmutacin.
G2 y G3
G1 y G4
VST
VSTINV
Figura 5.27. Seales de control (G1 y G2, G3 y G4), disparo de la proteccin por
sobretemperatura VST y seal producida por el inversor VSTINV.
La proteccin por sobretemperatura fue implementa debido a que en algunas ocasiones,
cuando se trabaja a corrientes altas los equipos de enfriamiento no son suficientes para
contrarrestar las altas temperaturas. Entonces, existe un sobrecalentamiento en el mdulo lo que
podra causar daos irreparables en el inversor.
La figura 5.28 muestra las formas de onda de la proteccin por sobrecorriente. El voltaje que
genera el sensor de efecto Hall entra a dos comparadores que tienen una referencia de 8V y -8V,
respectivamente, para proteger al inversor de una corriente que exceda las especificaciones del
mdulo. Como se observa en la figura, el comparador proporciona una seal con un nivel lgico
0, slo en el momento en que la corriente excede la mxima permitida. Esta seal est conectada
a la placa de protecciones del sistema en donde se mantendr en la condicin de falla, hasta que
se produzca un reinicio manual.
81
G1 y G4
VCRS
VSC
VCOMP1
Figura 5.28. Seales de control (G1 y G4), voltaje de sensor hall VCRS, disparo de la proteccin
por sobrecorriente VSC y referencia de 8 V VCOMP1.
En la figura 5.29 se muestran las formas de onda de la proteccin contra islanding. La
ausencia de tensin de red se detecta con la utilizacin de un circuito integrado monitor de lnea
(MID400). ste proporciona un nivel lgico 0 ante la ausencia de tensin en la lnea
vlnea
Vmonitor
Vislanding
Figura 5.29. Voltaje de lnea vlnea, voltaje del monitor de lnea Vmonitor y disparo de la proteccin
por ausencia de lnea Vislanding.
La proteccin contra islanding se implement debido a que se conecta el sistema a la red
82
elctrica. La normatividad existente exige que se tenga esta proteccin para evitar accidentes a
los trabajadores de la compaa de electricidad.
5.6
Dificultades presentadas en el desarrollo de la investigacin
Acoplamiento de tierras
Es necesario medir el voltaje en el enlace, para poder controlarlo. Esto ocasiona que se unan
las tierras de control y potencia, provocando ruido en el dsPIC.
Solucin:
Se utiliz un amplificador de aislamiento, el cual aisl las tierras y elimin el ruido que se
presentaba por esta unin.
Distribucin de las placas del prototipo
La distribucin de las placas y dems componentes del sistema fueron colocados de manera
aleatoria, lo que provocaba muchos problemas de ruido e inestabilidad del sistema.
Solucin:
Se redistribuyeron los componentes del sistema y la parte de control fue colocada en la parte
baja del prototipo para que la interferencia provocada por los elementos de potencia no afectara al
set point. Adems se hicieron las conexiones con cable blindado y se agregaron planos de tierra.
83
84
Captulo 6
Conclusiones
El principal objetivo de la tesis fue construir un sistema fotovoltaico con mnimo
almacenamiento de energa en el enlace de CD de dos etapas, como una continuacin de los
trabajos desarrollados anteriormente en la lnea de energas renovables. Una vez mencionado
esto, se tienen a continuacin las conclusiones a las que se lleg con la investigacin.
5.1
Conclusiones generales
Relacionar la ecuacin de la energa en el capacitor de enlace y la ecuacin del incremento de

la energa en dicho capacitor, nos permite generar un mtodo de diseo para un sistema
fotovoltaico que almacene la mnima energa en el enlace y que cumpla con inyectar potencia
en todo momento a la lnea.
La referencia tomada de la lnea elctrica, para el control, hace que el voltaje y corriente estn
en fase, lo que lleva a tener un factor de potencia prcticamente unitario. Con esto se cumple
con la normatividad existente para sistemas conectados a la lnea.
85
Mediante el control adecuado de las etapas se disminuye sustancialmente el capacitor de

enlace, en comparacin con el utilizado generalmente en los sistemas fotovoltaicos de dos
etapas. La disminucin lleva a utilizar otra tecnologa de capacitor, como lo pueden ser los de
polipropileno. Esto se logra aumentando el voltaje del enlace, mantenindolo controlado en un
nivel que no dae al sistema.
La capacitancia requerida es ms pequea cuando ms grande es el voltaje en el enlace, debido

a que la energa almacenada en un capacitor es cuadrticamente proporcional al voltaje. Sin
embargo, el tener una tensin ms elevada en el enlace significa que, para construir el
inversor, se necesitarn transistores que soporten tensiones mayores.
Mediante las pruebas realizas al sistema se not que la corriente generada no presenta
armnicos que provoquen su deformacin. La corriente es similar a la generada con una
capacitancia grande, slo se debe cumplir que el voltaje en el capacitor de enlace sea mayor al
voltaje de lnea; en todo momento. As, se asegura un flujo de potencia del sistema hacia la
lnea.
A pesar que no se realiz explcitamente un anlisis completo de la distorsin armnica total,

los resultados que se obtuvieron en este rubro son similares a los obtenidos en [3] y [4].
Un aspecto crtico que se debe resolver es el asociado con el armado del prototipo. Para la
disminucin de ruido electromagntico generado ayuda el hacer una buena distribucin de las
etapas, aislar de tierras y blindaje en los cables de conexin.
5.2
Trabajos futuros
A continuacin se presentan sugerencias para nuevos estudios acerca del trabajo de
investigacin, y propuestas para mejoras al prototipo.
Es importante que se hagan pruebas al SFV con las celdas fotovoltaicas para tener el
comportamiento verdico cuando se alimenta al sistema con una forma de onda no
convencional, como lo es la caracterstica voltaje-corriente de la celda. De manera similar, se
86
sugiere probar la inyeccin de la corriente generada a la lnea elctrica, una vez que el SFV
tiene especificaciones similares a los trabajos realizados por Ibez y Jimnez, que son
necesarios para dicha funcin. El algoritmo grabado en el dsPIC est programado para
inyectar corriente hasta que se tenga un cruce por cero, con esto se logra sincronizacin con la
lnea elctrica.
El control que se plante en el trabajo de tesis tiene la desventaja de ser inestable cuando el
voltaje del enlace no entra al intervalo de control, se propone introducir una tcnica ms
avanzada de control.
Para evitar ms problemas con el ruido electromagntico, sera de gran ayuda colocar el
prototipo en un gabinete blindado que rechace el ruido provocado por la conmutacin de los
interruptores de potencia del sistema.
87
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[30]
Microchip, dsPIC30F Programmers Reference Manual, 2003.
91
92
Anexo A
A continuacin se presenta el listado del programa que se carg en el dsPIC, los diagramas de flujo
se encuentran en el captulo 4.
.include "p30f3013.inc"
.global __T1Interrupt
.global __T2Interrupt
.global __INT1Interrupt
.global __INT2Interrupt
.global _main
.text
_main:
;-----------------------------------------------------------------------------------------------------------------------;
INICIALIZACIN DEL SISTEMA Y ARRANQUE SUAVE
;-----------------------------------------------------------------------------------------------------------------------; Proporciona un encendido suave, aumenta una posicin al pot. dig. para que el ciclo de trabajo no
suba bruscamente en el CD-CD
; Entradas: voltaje de las celdas >130V
; Salidas: w14 del potCD-CD, w13 del potCD-CA.
; Llamadas: datopotCD-CD y datopotCD-CA rutinas de comunicacin con los pot.
; Destruye: w0,w1,w2
inicio:
call _VisualInitialization
clr IC1CON
clr IC2CON
clr OC1CON
clr OC2CON
clr CNEN1
clr CNEN2
;Inicializacin de puertas y contador
93
clr ADCON1
clr SPI1STAT
clr I2CSTAT
clr SPI1CON
clr I2CCON
clr U1MODE
clr U2MODE
bclr PORTF,#4
bclr PORTF,#5
bclr PORTB,#4
bclr PORTF,#2
setm ADPCFG
interrupciones:
bclr IFS1,#INT1IF
bclr IFS1,#INT2IF
bset IPC4,#INT1IP0
bclr IPC4,#INT1IP1
bclr IPC4,#INT1IP2
bset IPC5,#INT2IP0
bclr IPC5,#INT2IP1
bclr IPC5,#INT2IP2
mov #0x0000,w0
mov w0,INTCON1
mov #0x4000,w0
mov w0,INTCON2
bset IEC1,#INT2IE
bset IEC1,#INT1IE
inipot:
mov #0x02,w13
call datopotCA
ini1:
btss PORTF,#2
goto ini1
bset PORTB,#4
ini2:
mov #0xAA,w14
;preparacin de interrupciones
;carga al pot con 1/4
;espera ms de 130V de entrada

;enciende led verde
;se carga el ciclo de trabajo del convertidor
; CD/CD con 43%
call datopotCD
bset PORTB,#5
ini3:
btss PORTB,#0
goto ini3
mov #0x03,w13
call datopotCA
goto controlvc
94
;detector de cruce por cero para el inicio de

; inyeccin de corriente a la lnea
;carga al pot del CD-CA
;-----------------------------------------------------------------------------------------------------------------------; INTERRUPCIONES POR SOBREVOLTAJE EN EL CAPACITOR DE ENLACE Y POR

;SOBRECORRIENTE EN EL CD-CD
;-----------------------------------------------------------------------------------------------------------------------__INT1Interrupt:
bset PORTB,#5
mov #0x00,w13
call datopotCA
bset PORTF,#5
bclr IFS1,#INT1IF
retfie
__INT2Interrupt:
bset PORTB,#5
mov #0x00,w13
call datopotCA
bset PORTF,#4
bclr IFS1,#INT2IF
retfie
;-----------------------------------------------------------------------------------------------------------------------;
CONTROL DE MXIMA POTENCIA
;-----------------------------------------------------------------------------------------------------------------------; Proporciona el punto de mxima potencia,
; Entradas: w11 valor actual de potencia
; Salidas: Ninguna
; Llamadas: datopotCD-CD y datopotCD-CA rutinas de comunicacin con los pot.
; Destruye: w0
; Pone un cero en el valor anterior de potencia
PMP0:
mov #0x00,w10
; w10 es valor anterior de potencia
clr T2CON
clr TMR2
mov #0xE100,w0
mov w0,PR2
bclr IPC0,#T2IP0
bset IPC0,#T2IP1
bclr IPC0,#T2IP2
bclr IFS0,#T2IF
bset IEC0,#T2IE
;temporizador para contar 1 seg en cada

;toma de potencia
clr T1CON
clr TMR1
mov #0xFFFF,w0
mov w0,PR1
bset IPC0,#T1IP0
bclr IPC0,#T1IP1
;contador de pulsos para determinar la

; potencia actual
PMP:
contador:
95
bclr IPC0,#T1IP2
bclr IFS0,#T1IF
bset IEC0,#T1IE
mov #0x8036,w0
mov w0,T1CON
bset T2CON,#TON
;habilitacin del contador

;habilitacin del temporizador
cuenta:
btss IFS0,#T2IF
;entretiene al timer2
goto cuenta
goto PMP2
__T1Interrupt:
bclr IFS0,#T1IF
clr PR1
retfie
__T2Interrupt:
bclr IFS0,#T2IF
mov #0x00,w11
;w11 es el valor actual de la potencia y se borra para inicio
mov TMR1,w11
;lee el valor del contador
retfie
;-----------------------------------------------------------------------------------------------------------------------PMP2:
clr TMR1
cpsgt w11,w10
;compara si la potencia actual es mayor a la
goto bajopotencia
;anterior
goto subiopotencia
bajopotencia:
inc w13,w13
;decrementa en 1 la posicin del pot para
mov #0xDA,w1
;demandar ms corriente
cpslt w13,w1
;se compara el valor que hay en los pot para
goto tranquilo
; que el ciclo de trabajo no sea menor a 15%
call datopotCA
call controlvc
goto vuelta
;-----------------------------------------------------------------------------------------------------------------------subiopotencia:
dec w13,w13
;incrementa en 1 la posicin del pot para
mov #0x27,w1
;demandar menos corriente
cpsgt w13,w1
;se compara el valor que hay en los pot para
goto tranquilo
;que el ciclo de trabajo no sea mayor a 85%
call datopotCA
call controlvc
goto vuelta
;-----------------------------------------------------------------------------------------------------------------------vuelta:
mov w11,w10
;la potencia actual es ahora la potencia
goto PMP
;anterior
;-----------------------------------------------------------------------------------------------------------------------96
tranquilo:
mov #0x40,w14
call datopotCA
goto inicio
;-----------------------------------------------------------------------------------------------------------------------;
Rutina para control del voltaje en el capacitor de enlace
;-----------------------------------------------------------------------------------------------------------------------controlvc:
btss PORTB,#1
;checa comparador A
goto decrementar
goto incrementar
incrementar:
mov #0xC0,w1
cpslt w13,w1
goto controlvc
incrementar1:
btss PORTB,#0
goto incrementar1
inc w13,w13
call datopotCA
btsc PORTD,#8
goto incrementar
goto decrementar
decrementar:
mov #0x60,w1
cpsgt w13,w1
goto controlvc
decrementar1:
btss PORTB,#0
goto decrementar1
dec w13,w13
call datopotCA
btss PORTB,#1
goto decrementar
goto incrementar
;revisa la palabra alta del pot
;checa comparador B
;revisa palabra baja del pot
;-----------------------------------------------------------------------------------------------------------------------;
Rutina de comunicacin con Potencimetro del CD-CD
;-----------------------------------------------------------------------------------------------------------------------; Comunicacin con el potencimetro digital del CD-CD
; Entradas: Ninguna
; Salidas: reset, stack, reloj
; Llamadas: Ninguna
97
datopotCD:
bset PORTB,#6
bclr PORTB,#9
nop
nop
bset PORTB,#8
nop
nop
bclr PORTB,#8
;Cdigo de wiper1
mov #0x10,w8
potW11cd:
btsc w14,#0x7
goto potW12cd
bclr PORTB,#9
goto potW13cd
potW12cd:
bset PORTB,#9
potW13cd:
nop
nop
bset PORTB,#8
nop
nop
bclr PORTB,#8
rlnc w14,w14
;habilitacin para el pot del CD-CD

;manda bit de stack
;pulso de reloj
;conteo para mandar 16 bits

;salta si es 0
;hay un 1
;pone un 0 en el wiper del pot
;pulso de reloj
;
;rota a la izquierda el registro w14=wiper1,
; w14 guarda a w14 rotado
;carga un cero a w2
;decrementa w1 y lo almacena en w1
;compara w2 y w3 y salta si no es igual
;
mov #0x00,w2
dec w8,w8
cpseq w2,w8
goto potW11cd
bclr PORTB,#6
return
;-----------------------------------------------------------------------------------------------------------------------;
Rutina de comunicacin con Potencimetro CD-CA
;-----------------------------------------------------------------------------------------------------------------------; Comunicacin con el potencimetro digital del CD-CA
; Entradas: Ninguna
; Salidas: reset, stack, reloj
; Llamadas: Ninguna
datopotCA:
clrwdt
bset PORTB,#7
bclr PORTF,#6
98
;habilitacin para el pot del CD-CA

;manda bit de stack
nop
nop
bset PORTF,#3
nop
nop
bclr PORTF,#3
;Cdigo de wiper1
mov #0x10,w9
potW11ca:
btsc w13,#0x7
goto potW12ca
bclr PORTF,#6
goto potW13ca
potW12ca:
bset PORTF,#6
potW13ca:
nop
nop
bset PORTF,#3
nop
nop
bclr PORTF,#3
rlnc w13,w13
;pulso de reloj
;conteo para mandar 16 bits

;salta si es 0
;hay un 1
;hay un 0 en el wiper del pot
;pulso de reloj
;
;rota a la izquierda el registro w13=wiper1,
; w13 guarda a w13 rotado
;carga un cero a w2
;decrementa w1 y lo almacena en w1
;compara w2 y w1 y salta si es igual
;
mov #0x00,w2
dec w9,w9
cpseq w2,w9
goto potW11ca
bclr PORTB,#7
return
;--------------------------------------------------------------------------------------------------------.end
99
100

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Centro Nacional de Investigacin y Desarrollo Tecnolgico

Departamento de Ingeniera Electrnica

TESIS DE MAESTRA EN CIENCIAS

Eder Gonzlez Toy

Maestra en Ciencias en Ingeniera Electrnica

Dr. Jorge Hugo Calleja Gjumlich

Cuernavaca, Morelos, Mxico.

Centro Nacional de Investigacin y Desarrollo Tecnolgico

TESIS DE MAESTRA EN CIENCIAS

Eder Gonzlez Toy

Cuernavaca, Morelos, Mxico.

A toda mi familia: Gabriel Gonzlez, Teresa Gonzlez, Doramara Gonzlez y familia,

A la seora Ernestina Ojeda, por el apoyo incondicional, por su amistad y por

A la familia Ojeda, por hacerme sentir como uno ms de ustedes.

A mis amigos y compaeros: Eliseo Gonzlez, Moiss Petriz, Hctor Fernndez,

A la familia Aguilar Domnguez, por brindarme su amistad.

Al Centro Nacional de Investigacin y Desarrollo Tecnolgico (CENIDET), por

Al Consejo Nacional de Ciencia y Tecnologa (CONACYT) y a la Direccin General

Sistema Fotovoltaico con Mnimo Almacenamiento de

Photovoltaic System with Minimum Energy

Planteamiento del problema

Estado del arte

Inversor conectado a red con alta fluctuacin de voltaje

Inversor sinusoidal monofsico de modo interruptor dual de tiempo

Sistema fotovoltaico basado en un convertidor Flyback, con circuito

Conclusin del estado del arte

Modelado de la celda fotovoltaica

Caractersticas elctricas de la celda

Celda fotovoltaica emulada

Punto de mxima potencia (PMP)

Anlisis matemtico del almacenamiento de energa

Clculo del capacitor de enlace

Ecuaciones de diseo y funcionamiento del convertidor CD/CD

Esfuerzos de voltaje y corriente

Generacin de la seales de control

Diseo y armado del convertidor CD/CA

Circuito de gobierno para el inversor

3.2.2.1 Acondicionamiento de la seal y set point

3.2.2.2 Control por histresis

3.2.2.3 Comparador de histresis digital

3.2.2.4 Tiempo muerto y protecciones

Control del SFV

Control del voltaje en el capacitor de enlace

Funciones que debe realizar el microcontrolador

Algoritmos del sistema

Algoritmo de inicializacin y encendido suave

Algoritmo de control del voltaje en el capacitor de enlace

Algoritmo de proteccin por sobrecorriente en el convertidor CD/CD

Dificultades que se presentaron en la programacin

Pruebas del SFV en el simulador PSIM

Pruebas al convertidor CD/CD

Pruebas al control del voltaje en el enlace de CD

Pruebas a las protecciones del SFV

Dificultades presentadas en el desarrollo de la investigacin

Apndice A. Programa de control para SFV

Inversores de sistemas fotovoltaicos en 1994 y 2002 mostrados

Diagrama a bloques de Sistema fotovoltaico conectado a red.

Sistema Fotovoltaico de Inyeccin de Potencia Activa.

Diagrama a bloques del sistema fotovoltaico conectado a red.

Diagrama a bloques de un sistema fotovoltaico conectado a red con

Circuito Inversor sinusoidal monofsico con convertidor Boost.

Principio de operacin de inversor monofsico sinusoidal

Configuracin del circuito para el sistema propuesto en [8].