FET Alta Frecuencia

Escuela Politcnica Nacional
Facultad de Ingeniera Elctrica y Electrnica

IEE6R4 Electrnica de Alta Frecuencia

Ricardo LLugsi Caar 1

JFET (Junction Field Effect Transistor)

(a) (b)
Fig. 1. Smbolo circuital del JFET: (a) canal-n y (b) canal-p

Existen dos categoras de transistores de juntura de efecto de campo (JFET): pn JFET y el
MESFET (Transistor de efecto de campo de metal-semiconductor). La corriente en el caso de un
JFET pasa a travs de la regin del semiconductor conocido como canal, ver Fig. 2.

Fig. 2. Seccin lateral de un JFET con canal-n simtrico
Nota: En un JFET con canal-p las regiones p y n estn invertidas de las mostradas en la figura
anterior.
En la Fig. 3(a), se aprecia un JFET canal-n con 0 voltios aplicados a la compuerta. Si la fuente
est fijada a un potencial de tierra, y si un pequeo voltaje positivo de drenaje es aplicado se
tiene que un corriente de drenaje ( )
D
i es producida entre los terminales de la fuente y el drenaje
(siendo la constante de proporcionalidad la conductancia del canal). Se tiene que el canal-n acta
como una resistencia, la caracterstica
D
i versus
DS
v para pequeo voltaje
DS
v es
aproximadamente lineal como se muestra en la figura. Si se aplica un voltaje ms grande en la



compuerta del JFET pn se produce un cambio en la conductancia del canal. Si en vez de aplicar
un voltaje positivo, se aplica un voltaje negativo en el mismo punto, se tiene que la juntura pn se
polariza inversamente. El ancho de la regin espacio-carga se ensancha, la regin del canal se
estrangula, la resistencia del canal-n incrementa y la pendiente de la curva
D
i versus
DS
v para
pequeos valores de
DS
v decrece (ver Fig. 3(b)). Esta contraccin del canal no es uniforme, sino
que tiene lugar en las proximidades del drenaje, por ser dichos puntos los que estn sometidos a
un mayor potencial y, por tanto, a una mayor polarizacin inversa
Si se sigue aumentando
DS
v , llegar un momento en el que el canal se ha contrado por completo
en las proximidades del drenaje y, por lo tanto, la conexin entre la fuente y el drenaje
desaparece, por lo tanto se dice que el canal se ha estrangulado. La tensin
DS
v a la que se
produce este fenmeno se denomina tensin de drenaje de saturacin ( ) sat v
DS
. En este caso, la
pendiente de la curva
D
i versus
DS
v se hace cero, ver Fig. 3(c).
Para el caso de ( ) sat v v
DS DS
> la porcin estrangulada del canal avanza un poco hacia la fuente y
la caracterstica
D
i versus
DS
v se satura, es decir, la
D
i permanece aproximadamente constante e
igual al valor ( ) sat i
D
.
Se puede decir que el control de la corriente en una parte del dispositivo se da por voltaje
mientras que en otra parte del dispositivo se tiene el comportamiento de transistor. En este
momento el JFET pn est en un estado encendido o de modo de deplexin, para que este
dispositivo se apague es necesario que un voltaje sea aplicado al terminal de compuerta.



Fig. 3. Regiones compuerta a canal y de espacio-carga y caracterstica de corriente-voltaje para cero voltaje de
compuerta y para: (a) bajo voltaje de drenaje, (b) alto voltaje de drenaje, y (c) voltaje de drenaje que consigue el
pinchoff en el terminal de drenaje.

Si es que el voltaje de drenaje se incrementa ms an se puede alcanzar la condicin mostrada en
la Fig. 3(c). El canal es cortado (pinched off) en el terminal de drenaje. Cualquier incremento en
el voltaje de drenaje no incrementar la corriente de drenaje. La caracterstica
D
i versus
DS
v para
esta condicin se muestra en la misma figura. El voltaje de drenaje para corte (pinchoff) es
conocida como ( ) sat v
DS
. Por lo que para ( ) sat v v
DS DS
> el transistor es polarizado en la regin
de saturacin, y la corriente de drenaje para el caso ideal es independiente de
DS
v .

Contradiccin?
Cmo es posible que el estrangulamiento del canal en las proximidades del drenaje no elimine
por completo cualquier flujo de corriente por el mismo? Supongamos que al alcanzar el
estrangulamiento 0 =
D
i . Si 0 =
D
i , por lo tanto no existira corriente en ningn punto del canal,
por lo tanto, el potencial a lo largo del canal ser el mismo que con 0 =
DS
v v, es decir, cero en
todos los puntos del canal. Si fuera as, el canal debera estar totalmente abierto, lo cual
contradice la suposicin inicial de estrangulamiento del canal. Por lo tanto, en un JFET, para
( ) sat v v
DS DS
> , debe circular una corriente para inducir y mantener la condicin de



estrangulamiento del canal. Concretamente, los electrones que circulan desde la fuente al drenaje
son acelerados por el campo elctrico de la zona de deplexin al alcanzar el punto de
estrangulamiento
Caracterstica de voltaje-corriente
Cuando el transistor es polarizado en la regin de saturacin se puede decir que la caracterstica
de voltaje puede ser descrita como:

2
1
|
|
.
|
\
|
=
P
GS
DSS D
V
V
I i (1.1)
Donde:
:
DSS
I Corriente de saturacin cuando 0 =
GS
v
:
P
V Voltaje de corte (pinchoff).
La caracterstica de voltaje para un JFET de canal-n y canal-p se muestra en la Fig. 4. Ntese que
el voltaje de corte
P
V para un JFET de canal-n es negativo y el voltaje compuerta a fuente
GS
v es
negativo, se puede decir que por lo tanto la relacin
P
GS
V
v
es positiva. Para el caso del JFET de
canal-p el voltaje de corte
P
V es positivo y el voltaje compuerta a fuente
GS
v es positivo, se
puede decir que por lo tanto la relacin
P
GS
V
v
es como en el caso anterior tambin positiva.

Fig. 4. Caracterstica de corriente-voltaje para: (a) JFET canal-n y (b) JFET canal-p

Para el dispositivo de canal-n, la regin de saturacin ocurre cuando ( ) sat v v
DS DS
> , donde:



( )
P GS DS
V v sat v = (1.2)
Para el dispositivo de canal-p la regin de saturacin se produce cuando ( ) sat v v
SD SD
> , donde:
( )
GS P SD
v V sat v = (1.3)
La caracterstica de voltaje de transferencia de
D
i versus
GS
v , cuando el transistor es polarizado
en la regin de saturacin se muestra en la Fig. 5.

(a) (b)
Fig. 5. Caracterstica de corriente de drenaje versus voltaje compuerta a fuente para el transistor polarizado en la
regin de saturacin para (a) JFET canal-n y (b) JFET canal-p.

Saturacin en FET
Es necesario entender que el trmino saturacin en el FET no es el mismo tratado en el caso de
BJTs, ya que en el caso del BJT la saturacin implica que la corriente en el colector no se
incrementar al existir un aumento en corriente de base y que el voltaje colector emisor ha
alcanzado el valor mnimo, mientras que en el caso de un FET, la regin de saturacin implica
que la corriente de drenaje es independiente del voltaje de drenaje para un voltaje constante
compuerta a fuente.
Ejercicio
Asmase que la corriente de saturacin es mA I
DSS
2 = y que el voltaje de pinchoff es
V V
P
5 . 3 = . Calcule la corriente de drenaje
D
i y el voltaje de saturacin de drenaje a fuente
( ) sat v
DS
para: 0 =
GS
v ,
4
P
GS
V
v = y
2
P
GS
V
v = .



Regiones de operacin del FET
Con el propsito de analizar las regiones de operacin antes descritas el circuito de la Fig. 6 [3],
es implementado.

Fig. 6(a). Circuito para generacin de curvas de
D
i versus
DS
v .

Teniendo en cuenta el esquema descrito en la Fig. 6(a), la siguiente imagen de curvas (teniendo
en cuenta diferentes valores de
GS
v ) puede ser obtenido:

Fig. 6 (b). Curvas de
D
i versus
DS
v .



Modelo para pequea seal en baja frecuencia
Modelo Hbrido
Con el propsito de determinar el modelo equivalente de pequea seal a continuacin se puede
decir que la corriente de drenaje y cada voltaje del FET pueden ser escritos como la suma de una
componente DC y una pequea seal ac, como se describe a continuacin:

d D D
i I i + = (1.4)

gs GS GS
v V v + = (1.5)

ds DS DS
v V v + = (1.6)
Si la componente ac es lo suficientemente pequea se puede escribir lo siguiente:

ds
DS
D
gs
GS
D
d
v
V
I
v
V
I
i
c
c
+
c
c
= (1.7)
Si se evala las derivadas parciales en los valores de polarizacin DC, se tiene que:
( )
D TO GS
GS
D
m
I V V
V
I
g | | 2 2 = =
c
c
= (1.8)
La transconductancia es una expresin del desempeo del FET, en general se puede decir que
mientras mayor es la transconductancia mayor ser la ganancia (amplificacin) que el dispositivo
es capaz de conseguir. Para un FET la transconductancia es la relacin entre el cambio de
corriente de drenaje con respecto al cambio del voltaje de compuerta sobre un intervalo pequeo
escogido arbitrariamente sobre la curva de corriente de drenaje vs voltaje de compuerta.
( ) | |
D
DS
TO GS
DS
D
o
I
V
V V
V
I
r

|
1
1
2
0
1
+
= =
(
c
c
=

(1.9)
Donde:
:
TO
V Voltaje de pinch off (discutido anteriormente).
: | Coeficiente de transconductancia.
:
0
| Coeficiente de transconductancia para polarizacin cero.



: Parmetro de modulacin de longitud de canal (channel- length).
Teniendo en cuenta lo anterior se puede escribir la corriente de drenaje de la siguiente forma:

0
'
r
v
i i
ds
d d
+ =
(1.10)

gs m s d
v g i i = =
' '
(1.11)
La corriente de compuerta se define como:
0
' '
== =
d s g
i i i
. El circuito de pequea seal que
permite modelar las ecuaciones antes mencionadas se describe en la Fig. 7, y es denominado
modelo hbrido .

Fig. 7. Modelo hbrido para el JFET.

El resistor
d
r
de la figura anterior es la resistencia parsita en serie al contacto de drenaje
(usualmente entre 50 a 100).
Modelo equivalente de pequea seal en alta frecuencia (Intrnseco)
Al momento trabajar en alta frecuencia los dispositivos como el FET presentan ciertas
capacitancias que afectan su normal comportamiento, ver Fig. 8.



Fig. 8. Modelo intrnseco para el JFET en altas frecuencias.

En este momento las capacitancias no son el punto de anlisis pero se debe mencionar que las
mismas deteriorar el desempeo del FET por lo que son conocidas como parsitas y se
relacionan con el efecto Miller (descrito ms adelante).
Existen algunos parmetros que son de mucha importancia para aplicaciones de pequea seal en
altas frecuencias:
Transconductancia: Definida anteriormente, se describe como
GS
DS
m
v
I
g
A
A
=
Frecuencia mxima de ganancia de corriente unitaria ( )
t
f : Es la frecuencia a la cual la
ganancia de cortocircuito es igual a uno. Asumiendo que 0 =
f
C en el modelo intrnseco
descrito anteriormente se tiene que:

Fig. 9. Anlisis del Modelo intrnseco del JFET para definir
t
f .



Considerando que la ganancia de corriente es igual a:

i i
i m
GS
DS
i
v C j
v g
i
i
G
e
= = (1.12)
Considerando solo la parte real de la ecuacin 1.11 se tiene que:

i
m
i
C
g
G
e
= (1.13)
Teniendo en cuenta que la ganancia de corriente para el anlisis se igual a uno, se tiene entonces
que:
1 = =
i
m
i
C
g
G
e
(1.14)
Por lo tanto se obtiene que:

i
m
t
C
g
f
t 2
= (1.15)
Frecuencia Mxima de oscilacin ( )
max
f : Es frecuencia a la cual la ganancia de potencia es
igual a uno. Teniendo en cuenta a
t
f , se puede escribir lo siguiente:

Fig. 9. Anlisis del Modelo intrnseco del JFET para definir
max
f .

( )
i i i i i
o i m
GS GS
DS DS
p
v R C j v C j
R v g
v i
v i
G
1
2 2
+
= =
e e
(1.16)



Haciendo que 1 >>
o i
R C e , se tiene que:

i i
o m
p
R C
R g
G
2 2
2
e
= (1.17)
Igualando entonces la ganancia de potencia a uno, se puede escribir que:
1
2 2
max
2
= =
i i
o m
p
R C
R g
G
e
(1.18)
Por lo que:

i
o
t
i
o
i
m
R
R
f
R
R
C
g
f = =
t 2
max
(1.19)
Es necesario decir en este punto que
max
f puede ser menor o mayor que
t
f , dependiendo del
diseo del transistor.

Bibliografa:
[1] Donald E. Neamen. Microelectronics: Circuit analysis and design. 4th edition. Mc Graw Hill.
[2] El transistor JFET. http://de.scribd.com/doc/8241546/JFET.
[3] Design Guide. ADS Agilent. 2011.
[4] Marshall Leach, Jr. The FET. Georgia Institute of Technology, 2008

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