Parcial 1

ESTRUCTURAS LGICAS CMOS
1
Microelectrnica ITT-Sistemas Electrnicos
12/05/2011
NDICE
TEMA 3
DISEO CMOS
NDICE
El inversor CMOS
DiseoCMOS esttico
Diseo CMOS dinmico
Diseo CMOS de bajo consumo
Bibliografa
2
12/05/2011
EL INVERSOR CMOS
Se trata del elemento bsico de todos los sistemas digitales.
Mtricas que se analizarn:
Coste: expresado en rea y complejidad
Integridad y robustez: comportamiento esttico.
Rendimiento: comportamiento dinmico.
Eficiencia energtica: consumo.
Estructura lgicadel inversor CMOS.
V
in
V
out
C
L
V
DD
3
12/05/2011
TRANSISTOR NMOS
4
12/05/2011
TRANSISTOR PMOS
5
12/05/2011
TECNOLOGA CMOS
6
12/05/2011
Transistor in Saturation
7
12/05/2011
Current-Voltage Relations
y son la permitividad y la permeabilidad elctrica del dielctrico
8
12/05/2011
2-D Representation of MOS Transistor
9
12/05/2011
Switch-Level View of NMOS & PMOS
10
12/05/2011
EL INVERSOR CMOS:COMPORTAMIENTO
ESTTICO
Funcionamiento en rgimen estacionario.
V
OL
= 0
V
OH
= V
DD
V
M
= f(R
n
, R
p
)
V
DD
R
n
V
out
= 0
V
in
= V
DD
V
DD
R
p
V
out
= 1
V
in
= 0
V
in
V
out
C
L
V
DD
11
12/05/2011
Caractersticas:
Los niveles de salida alto y bajo son Vdd y GND respectivamente: altos
margenes de ruido.
Ratioless: los niveles lgicos no dependen del tamao de los transistores.
Tiene baja impedancia de salida y alta impedancia de entrada.
No hay caminosdirectosentrealimentaciny masa=>no hay consumoesttico.
El retardode propagacinesfuncinde la capacidadde cargay de la resistencia
de lostransistores.
ESTTICO
12
12/05/2011
Caracterstica de transferencia.
V
out
V
in 0.5 1 1.5 2 2.5
0
.
5
1
1
.
5
2
2
.
5
NMOS res
PMOS off
NMOS sat
PMOS sat
NMOS off
PMOS res
NMOS sat
PMOS res
NMOS res
PMOS sat
ESTTICO
V
in
V
out
C
L
V
DD
13
12/05/2011
Consumo esttico: idealmente cero ya que nunca conducen los transistores a
la vez. Un modelo ms realista tiene en cuenta las corrientes de fugas.
EL INVERSOR CMOS:CONSUMO
P I V
stat leakage DD
=
Vout
Vdd
Corriente subumbral
Fugas drenador-fuente
14
12/05/2011
Retardo de propagacin del inversor.
El retardo es proporcional a la constante de tiempo
formada por la resistencia equivalentedel inversor
y la capacidad de carga.
t
pHL
=ln(2) R
eqn
C
L
=0.69R
eqn
C
L
t
pLH
=ln(2) R
eqp
C
L
=0.69R
eqp
C
L
t
p
=(t
pHL
+t
pLH
)/2 =0.69 C
L
(R
eqn
+R
eqp
)/2
Para igualar los tiempos de
cargay descarga se disean
los transistores para que tengan
la misma resistencia.
DINMICO
V
DD
R
n
V
out
= 0
V
in
= V
DD
C
L
15
12/05/2011
Respuesta del inversor en rgimen transitorio.
DINMICO
-0,5
0
0,5
1
1,5
2
2,5
3
0 0,5 1 1,5 2 2,5
V
in
V
o
u
t
(
V
)
t (sec)
x 10
-10
V
DD
=2.5V
0.25m
W/L
n
=1.5
W/L
p
=4.5
R
eqn
=13 k ( 1.5)
R
eqp
=31 k ( 4.5)
t
pHL
=36 psec
t
pLH
=29 psec
t
p
=32.5 psec
t
f
t
r
t
pHL
t
pLH
16
12/05/2011
Consumo dinmico debido a la carga y descarga de capacidades parsitas.
P C V f
dyn L DD
=
2
Vin Vout
C
L
Vdd
17
12/05/2011
Consumo dinmico debido a las corrientes por caminos directos:
P
t t
V I f
dp
r f
DD sc
=
+
2
Vin Vout
C
L
I
sc
18
12/05/2011
CMOS ESTTICO: la salida estconectada a Vdd o GND, excepto cuando
conmuta.
Caractersticas Estrategias
CMOS DINMICO: los valores de las salidas se almacenan en las
capacidades parsitas.
Caractersticas Estrategias
ESTILOS DE DISEO CMOS
Alta inmunidad al ruido.
Alta Velocidad.
Bajo consumo.
Lgica CMOS complementaria.
Lgica Ratioed.
Lgica de transistores de paso.
Lgica dinmica bsica
Lgica domin
Lgica np-CMOS
Puertas ms rpidas y sencillas.
Incremento de la sensibilidad al ruido.
19
12/05/2011
La topologa se basa en dos redes:
Red PUN (pull-up network): formada por
PMOS que permiten la conexin a Vdd.
Red PDN (pull-down network): formada
por NMOS que permiten la conexin a GND.
Se deben disear de tal forma que solamente
una de las redes estconduciendo.
DISEO CMOS ESTTICO: LGICA CMOS
COMPLEMENTARIA
V
DD
F(In
1
,In
2
,In
N
)
In
1
In
2
In
N
In
1
In
2
In
N
PUN
PDN
Red NMOS
Red PMOS
20
12/05/2011
Observaciones:
La conmutacin de los transistores se controla a travs de las puertas.
NMOS conduce con la puerta a nivel alto.
PMOS conduce con la puerta a nivel bajo.
Los transistores NMOS dejan pasar el cero y degradan el uno (solo hasta V
DD
-V
T
)..
Los transistores PMOS dejan pasar el uno y degradan el cero (solo hasta V
T
).
Transistores en serie se corresponden con operaciones AND.
Transistores en paralelo se corresponden con operaciones OR.
Las redes PUN y PDN son duales, lo que implica que una conexin en paralelo de
transistores en la PUN equivale a una conexin en cascada para la PDN y viceversa.
Leyes de DeMorgan: /(A+B)=/A*/B y /(A*B)=/A+/B
Puertas complementadas (NAND, NOR, XOR), no requieren etapa adicional inversora.
COMPLEMENTARIA
21
12/05/2011
COMPLEMENTARIA
NMOS Switches en Serie
22
12/05/2011
COMPLEMENTARIA
PMOS Switches en Serie
23
12/05/2011
COMPLEMENTARIA
Switches en Paralelo
24
12/05/2011
COMPLEMENTARIA
CMOS Puerta NAND
25
12/05/2011
Ejemplos:
COMPLEMENTARIA
A
B
A B
A B
A
B
A + B
A
B
A B
A
B
26
12/05/2011
Ejemplos:
COMPLEMENTARIA
OUT = D + A (B + C)
D
A
B C
D
A
B
C
27
12/05/2011
Ejemplos:
C
A
B
COMPLEMENTARIA
X = C (A + B)
C
A B
B
A
C
28
12/05/2011
DINMICO
V
DD
C
L
F
R
p
R
p
R
n
R
n
A
A
B
B
2-input NAND
1. Assume R
n
=R
p
= resi stance of minimum
si zed NMOS i nverter
2. Determi ne Worst Case Input transition
(Del ay depends on i nput val ues)
3. Exampl e: t
pLH
for 2input NAND
- Worst case when onl y ONE PMOS Pull s
up the output node
- For 2 PMOS devi ces in paral lel , the
resi stance i s lower
4. Exampl e: t
pHL
for 2i nput NAND
- Worst case : TWO NMOS i n series
t
pLH
= 0.69R
p
C
L
t
pHL
= 0.69(2R
n
)C
L
Analisis del retardo de propagacin: caso peor
29
12/05/2011
DISEO CMOS ESTTICO: TCNICAS DE DISEO
Influencia del Fan-in y Fan-out en el Retardo
V
DD
A
B
A
B
C
D
C D
Fan-Out : Nmero de puertas que ataca
Considerar 2 Capacidades de puerta por el
nmero de salidas
FanIn:
Trmino de influencia cuadrtico debido a:
1. Aumenta la resistencia
2. Aumenta el valor de capacidad
(t
pHL
)
30
12/05/2011
Dimensionado de los transistores: se puede aumentar el tamao de los
transistores para conseguir aumentar la corriente de carga y descarga. El
inconveniente esten que se aumentan las capacidades parsitas.
Aumento progresivo de los transistores: capacidades de los nodosinternos.
M1 >M2 >M3 >>MN
El trt ms cerca de la salida es el
ms pequeo (lnea RC distribuida).
Se reduce el retardo en un20-30%.
In
N
C
L
C
3
C
2
C
1
In
1
In
2
In
3
M1
M2
M3
MN
31
12/05/2011
Mejora en el diseo lgico: modificando las ecuaciones lgicas se puede
reducir el fan-in.
F = ABCDEFGH
32
12/05/2011
La topologa general consiste en una red PDN (NMOS) que implementa la
funcin lgica y un dispositivo de carga.
DISEO CMOS ESTTICO: LOGICA RATIOED
V
DD
V
SS
PDN
In
1
In
2
In
3
F
R
L
V
DD
V
SS
In
1
In
2
In
3
F
V
DD
V
SS
PDN
In
1
In
2
In
3
F
V
SS
PDN
Carga de
Resistiva
Carga de
deplexin PMOS
Lgica pseudo-NMOS
V
T
<0
Objetivo: reducir el nmero de transistores con respecto a la CMOS complementaria
33
12/05/2011
La lgica pseudo NMOS es atractiva para puertas con gran fan-in debido a
que una puerta de N entradas requiere slo N+1 transistores y cada entrada
slo se conecta a un transistor.
V
DD
A B C D
F
C
L
34
12/05/2011
Configuracin con carga adaptativa: mejora la velocidad y el consumo.
A B C D
F
C
L
M1
M2
M1 >> M2
Enable
V
DD
35
12/05/2011
Transistores NMOS en serie y paralelo:
Las entradas pueden conectarse a las puertas y alas zonas de difusin(fuentey
drenador).
Los NMOS dejan pasar el cero penalizando el 1.
DISEO CMOS ESTTICO: LOGICA DE
TRANSISTORES DE PASO
A B
X Y
X = Y if A and B
X Y
A
B
X = Y if A or B
36
12/05/2011
Transistores PMOS en serie y paralelo:
Los PMOS dejan pasar el 1 penalizando el cero.
A B
X Y
X = Y if A and B = A + B
X Y
A
B
X = Y if A or B = A B
37
12/05/2011
Caractersticas:
Lgicaesttica
N transistores en vez de 2N
No tiene consumo esttico
Ratioless
Bidireccional
A
B
F
B
0
A
0
B
B
= A B
F = A B
38
12/05/2011
Caracterstica de transferencia de una puerta AND implementada con lgica
de transistores de paso:
La salida se degrada: no regenerativa.
A
0
B
B
F= AB
0.5/0.25
0.5/0.25
0.5/0.25
1.5/0.25
0
1
2
0 1 2
B=V
DD
, A=0V
DD
A=V
DD
, B=0V
DD
A=B=0V
DD
V
o
u
t
,

V
V
in
, V
39
12/05/2011
Logica de transistores de paso diferencial:CPL.
A
B
A
B
Red TP
F
A
B
A
B
Red TP
inversa
F
F
F
F=AB
A
A
B
F=AB
B
B B
AND/NAND
A
A
B
F=A+B
B
F=A+B
B B
OR/NOR
A
A
F=AB
F=AB
B B
XOR/XNOR
A
A
40
12/05/2011
Caractersticas de la lgica CPL:
Salidadiferencial
Lgicaesttica: salidassiempreenlazadasa V
DD
o GND a travsde unapequea
resistencia.
Modularidad: todaslaspuertas utilizanla mismatopologa, cambiandoslo las
entradas.
Las XOR son sencillas, haciendoque estalgicasean atractivas parael diseo
de sumadores.
Rpida: el nmero de transistores en serie es pequeo.
Hay sobrecargaen el ruteode lassealescomplementarias.
Consumo esttico
41
12/05/2011
Soluciones para la lgica slo con NMOS:circuitos restauradores de nivel.
En xhay mximaexclusiny el inversor no tiene consumo esttico.
El restaurador afectaa la velocidad: incrementa la capacidad en x.
..
El trt restaurador debe ser dimensionado adecuadamente.
Restaurador de nivel
M
1
M
2
A=0
M
n
M
r
x
B
Out=1
off
= 0
A=1
Out=0
on
1
42
12/05/2011
Caracterstica de tensin.
In = 0 V
DD
V
DD
x
Out
0.5/0.25
0.5/0.25
1.5/0.25
0
1
2
3
0 0,5 1 1,5 2
Tiempo, ns
V
o
l
t
a
j
e
,

V
In
Out
x = 1.8V
D
S
B
43
12/05/2011
Soluciones paralalgica slocon NMOS: puertas de transmisin.
B
C = V
DD
C = GND
A = V
DD
B
C = V
DD
C = GND
A B
C
C
A B
C
C
A = GND
44
12/05/2011
Resistencia: una puerta de transmisin no es un conmutador ideal y tiene una
resistencia asociada que se modela como dos en paralelo (una por cada
transistor NMOS (R
n
)PMOS(R
p
)).
0
5
10
15
20
25
30
0 1 2
V
out
, V
R
e
s
i
s
t
e
n
c
i
a
,

k
R
p
R
n
2.5V
0V
2.5V V
out
R
p
R
n
R
eq
W/L
n
=0.50/0.25
W/L
p
=0.50/0.25
45
12/05/2011
Retardo: se analiza una red de puertas de transmisin conectadas en cascada
representadas por una resistencia equivalente.
V
1 V
i-1
C
2.5 2.5
0 0
V
i V
i+1
C
C
2.5
0
V
n-1 V
n
C
C
2.5
0
In
V
1 V
i Vi+1
C
V
n-1 V
n
C
C
In
R
eq
R
eq
R
eq
R
eq
C C
(a)
(b)
C
Req Req
C
C
R
eq
C
C
R
eq
R
eq
C C
R
eq
C
In
m
(c)
t CR
n m n
m
t
p eq buf
=
+
069
1
2
1 .
( )
m
t
CR
opt
pbuf
eq
= 17 .
46
12/05/2011
Utilizan una capacidad conectada a nodos de alta impedancia parael
almacenamiento temporal de los valores de la seal.
La operativa de estos circuitos se puede
dividir en dos fases:
1. Precarga
2. Evaluacin.
El modo de operacin estdeterminado
por una seal de reloj.
DISEO CMOS DINMICO
In
1
In
2
PDN
In
3
M
e
M
p
Clk
Clk
Out
C
L
47
12/05/2011
Ejemplo de circuito con precarga a nivel alto:
Precarga: cuando la seal de reloj toma
el valor cero la salida se precarga a V
DD
a travs del PMOS. Como el NMOS est
cortado no existe corriente en condiciones
estticas.
Evaluacin: cuando la seal de reloj toma
un nivel alto, el transistor de precarga est
cortado y el valor de la salida depende de
la funcin lgica implementada en la red
PDN.
DISEO CMOS DINMICO
Out
Clk
Clk
A
B
C
M
p
M
e
on
off
1
off
on
((AB)+C)
48
12/05/2011
Propiedades de la lgica dinmica:
La funcin lgica slo depende de la red PDN que se construye con NMOS de la
misma forma que en la lgica esttica.
El nmero de transistores para N entradas es igual a N+2.
Los niveles de salida y, por lo tanto, los margenes de ruido no dependen del
tamao de los transistores (ratioless).
Exceptuando las corrientes de fugas no hay consumo esttico aunque el consumo
dinmico es mayor debido a la mayor probabilidad de transicin y al CLK.
Se obtienen velocidades de conmutacin ms rpidas debido a que disminuye el
fan-in y la capacidad de carga. Asimismo, bajo ciertas condiciones, t
pLH
se puede
considerar cero.
DISEO CMOS DINMICO
49
12/05/2011
Fuga de carga: debido fundamentalmente a corrientes subumbrales
(dominante) y a corrientes inversas de saturacin.
DISEO CMOS DINMICO:CONSIDERACIONES DE
RUIDO
C
L
Clk
Clk
Out
A
M
p
M
e
Fuentes de fugas
CLK
V
Out
Precarga
Evaluacin
50
12/05/2011
Solucin a la fuga de carga.
Aproximacin similar a la utilizada en la lgica de transistores de paso.
DISEO CMOS DINMICO:CONSIDERACIONES DE
RUIDO
C
L
Clk
Clk
M
e
M
p
Out
M
kp
A
B

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