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UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS


FACULTAD DE INGENIERA
ELECTRNICA Y ELCTRICA
INFORME PREVIO N 3
LABORATORIO : Microelectrnica.
PROFESOR : Ing. Rubn Alarcn Matutti.
TURNO : lunes 8-10pm
ALUMNOS CDIGO
LOP! L"#A$ #"LIO %&AR 0'1(10')
*"A$%A A+MA #&"& 081,001-

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
Faculta ! I"#!"$!%&a El!ct%'"$ca ( El)ct%$ca
Ciudad Universitaria, 02
de junio del 2014
INFORME FINAL
Se implementar el prototipo demostrativo considerando un nmero de entradas o bits por
entrada adecuado, de forma que se corrobore el diseo general realizado en el informe previo.
Realizar el layout de la pregunta obligatoria (N !".
#e las preguntas (N $, N %, N &", realizar el '()*+,, como m-nimo para #*S preguntas.
1. Disee un circuito divisor para nmeros en binario natural A!"n#$%!n bits#. &ara los
diseos considere las posibilidades
Diseo s'lo con circuitos combinacionales !sin relo(#.
.l divisor diseado es un divisor completo, el cual consta de las siguientes etapas/
Restador, 0ociente 1 y residuo (r$, r2".
3amos a disear el divisor !bits4%bits con un circuito combinacional partiendo del
siguiente diagrama de bloques/
.l diagrama de bloques representa en el fondo el proceso de la divisi5n tal como la
conocemos.
.l bloque base es un restador de 6 entradas y & salidas/
7loque base
7'*1+.
7(S.
2 2
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.l funcionamiento de este se describe a continuaci5n/
Si entonces
Si no
&ara
&ara
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&ara
0ada circuito implementado de #S08 ser-a/
)ociente *
Residuo
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Residuo
.l bloque principal quedar-a de la siguiente manera/
.l diseo general del divisor binario seria la agrupaci5n de cuatro bloques principales/
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Simulaci5n en #S08
Se muestra la divisi5n de/
79$$ y d9& entonces 19 & y r9 %
79$2 y d9& entonces 19& y r9$
79: y d9& entonces 19% y r9%
Simulaci5n en ;icro<ind
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Se muestra la divisi5n de/
79= y d9$ entonces 19= y r9 2
79> y d9$ entonces 19> y r92
796 y d9% entonces 19% y r9$
79! y d9% entonces 19% y r92
?recuencia m@ima de operaci5n/ A: ;8z
". Disee un circuito +ue permite clasi,icar sus entradas se-n su ma-nitud num.rica/ es
decir un circuito de ordenaci'n !sorter# de 0 entradas cada entrada tiene 1 bits !2
3asta 4#.
Blanteamiento
#isearemos el sorteador de ! nmeros con & bits cada uno, en la salida saldrn dicCos
nmeros ordenados de mayor a menor. Blantearemos el problema con bloques/
.ste es el bloque base, tiene por entrada dos grupos de & bits c4u en paralelo, llamDmosle
E(F y E7F, y por salidas otros % grupos de & bits que corresponden a E(F y E7F,
dependiendo, porque el bus de arriba pertenece al de mayor valor y al bus de abaGo el
siguiente.
.n base a un arreglo de estos bloques implementaremos el sorteador para ! entradas (con
sus & bits c4u"
*R#.N
(/ &bits
7/ &bits
.l mayor
.l %do
(
7
0
#
$
ro
%
do
&
ro
!
to
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#esarrollo
#isearemos el circuito del bloque base/
0uando E7F es mayor que E(F la salida del comparador estar en alto, para otros casos
estar en baGo. #isearemos el comparador.
Sabemos que este comparador de orden 2 ($ bit" tiene la siguiente e@presi5n booleana/
Bara orden $ es/
) as- sucesivamente para el orden enDsimo/
Bero necesitamos el orden %
Hmplementamos en #S08 el circuito del comparador/
(I7
(/ &bits
7/ &bits
.l mayor
.l %do
7uses de &
bits
3arios
;+J
2
$
2
$
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'o unimos al bloque base/
) en base al bloque base Cacemos el arreglo ya planeado l-neas ms arriba
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1. De los circuitos en las ,i-uras ! del te5to del curso#
6."7/ 6.12/ 6.11/ 6.1"/ 6.10/ 6.16/ 6.18/ 6.14
Esco-er 21 circuito como m9nimo. Entender : describir en su in,orme previo el
,uncionamiento de los circuitos : 3acer el correspondiente LA;O<= de <NO como
m9nimo/ simular : veri,icar su ,uncionamiento en Micro>ind con las consideraciones
necesarias +ue validen su la:out.
FI?<RA 6."7
Multiplicador en matriz
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0onsiste en un procedimiento igual al que Cacemos al multiplicar a mano, es un
multiplicador paralelo, el multiplicando y el multiplicador forman una serie de productos
parciales que se irn sumando Casta obtener el resultado final, el producto.
0omo se observa en la figura la multiplicaci5n est formada por la suma de tantas filas
como bits tenga el multiplicando(m" y cada fila tendr tantos productos parciales como bits
tenga el multiplicador(n".
Respecto al retardo, en el peor de los casos, ser el de la suma de m ms la suma final de
los dos ltimos productos parciales de n bits. .sto meGorar al cambiar la estructura R0(
de la ltima final por un sumador ms rpido como un 0'(.
.ste diseo se basa en un bloque principal, que es el ?ullK(dder, a continuaci5n
e@plicamos su implementaci5n en #S08.
7'*1+. ?+'' K (##.R
Sabemos que sus ecuaciones l5gicas son/
in out
in out
C B A AB C
C B A S
" ( + =
=
Bara realizar la red general del multiplicador de !@! bits utilizamos la representaci5n en
s-mbolo del bloque principal ?ull L (dder y es en base a este que armamos toda la red del
multiplicador.
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#iseo en #scC del multiplicador en matriz de !@!/
Se observa en la simulaci5n el caso de 6@% resultando en la salida $2, es correcto el
funcionamiento.
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#iagrama de tiempos en #S08
Se muestra la multiplicaci5n de/
(9$% y 79 % entonces B9 %!
(9: y 79% entonces B9$>
#iagrama de tiempos en micro<ind
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Se muestra la multiplicaci5n de/ (96 y 79= entonces B9&6
FI?<RA 6.14
Pre-escalador modulo dual
'a ?ig. 6.&= muestra la implementaci5n de un preKescalador de modulo dual con dos
m5dulos de divisi5n/ >!4>6 y $%:4$%A.
0onsta de dos contadores/
.l primero est formado por tres biestables # (#??" y puertas N(N#. Se trata de un
contador s-ncrono que divide por ! o 6 dependiendo de la seal de control MC.
.l segundo contador est formado por una cadena de cinco biestables , (construidos a
partir de biestables #?? con la salida 1 realimentada a la entrada D" que realizan una
divisi5n fiGa por &%.
'a seal SW se utiliza para seleccionar el modulo $%:4$%A o >!4>6 y dentro de cada
modulo, la seal Mode selecciona una de las dos opciones N o NM$.
.l contador s-ncrono funciona a la m@ima frecuencia, la de entrada, mientras que el
contador as-ncrono funciona con una frecuencia menor (! o 6 veces ms pequea", por lo
que su diseo no es tan cr-tico.
.n el caso del contador s-ncrono se Ca optado por una implementaci5n mediante l5gica
,SB0 modificada, contemplndose dos opciones/ realizar la funci5n N(N# e@ternamente
o integrar la funci5n N(N# en la estructura del biestable.
.l contador as-ncrono se realiza mediante biestables # ,SB0 normales basados en la l5gica
e@plicada en el apartado anterior.
.l circuito implementado con la primera opci5n, con las puertas l5gicas N(N# e@ternas a
los biestables, llega a operar correctamente a una frecuencia m@ima de $,6 N8z, mientras
que la segunda opci5n basada en biestables '?? alcanza los $,: N8z.
Hmplementaci5n en #S08
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#iagrama de tiempos en #S08
8SO 9P2P
0locQ 9 $>>.>= N8z
?out 9 $2> ;8z
8SO 9P$P
0locQ 9 $>>.>= N8z
?out 9 62 ;8z
#iagrama de tiempos en ;icro<ind
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0. &re-unta obli-atoria
#isear el circuito digital y Cacer su '()*+,, el cual se muestra y con la siguiente
especificaci5n/
'a entrada HN puede cambiar en cualquier instante, no se conoce su valor inicial ni se
puede predeterminar.
0uando (9$ cada cambio de HN Cace que , cambie de valor el cual se mantiene Casta
un nuevo cambio de HN.
Si cambia (92 entonces el pr5@imo cambio de HN Cace que ? cambie de valor que se
mantiene Casta un siguiente cambio de HN.
(l inicio asumir que (92 y se tiene una entrada R.S., para ,92, ?92
&rocedimiento
@acer la descripci'n A@DL : simular en *uartus
#escripci5n en 38#'
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Simulaci5n en 1uartus
Obtener el dia-rama de estados : el circuito e+uivalente FBM desde el *uartus.
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0omo podemos apreciar en el circuito general se necesitan flipKflopRs tipo #
con una entrada de Cabilitaci5n, los cuales no estn disponibles en la librer-a
de #S08, por lo que procedemos a crear nuestro propio flipKflop tipo #.

0omo se aprecia en la figura este flip L flop # est constituido por un registro #
cuya entrada depende de los valores de salida del multiple@or, a su costado se
observa su s-mbolo resultante creado por nosotros en #S08.
El circuito e+uivalente FBM !,lip ,lops : puertas l'-icas# simular en DB)@.
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Desde DB)@ obtener el la:out automCtico en Micro>ind : veri,icar su
,uncionamiento.
6. &re-unta obli-atoria
&ara los circuitos +ue se pide disear en las pre-untas anteriores : +ue se 3a
realiDado su la:out/ evale la =EB=A%ILIDAD del principal blo+ue constitutivo.
)onsidere el modelo B=<)EFA=F2/ B=<)EFA=F1/ o el modelo B=<)EFO&EN/
B=<)EFON.
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Bara evaluar la testabilidad del circuito S*R,.R u *rdenador, bastar realizar la
testabilidad de su bloque constitutivo.
'-neas 0antidad
HNB+, !
*+,B+, $
N*#*S HN,.RN*S !
,*,(' A
(Cora usaremos el mDtodo de fallos por bloqueo stucQ at S2T y stucQ at S$T, para cada
nodo interno se calcular un vector de manera que tome el valor deseado y su valor se
propague Casta la salida para poder detectar posibles errores.
Usto se realiza tanto para valores S$T(posible stucQ at S2T" y para valor S2T (posible stucQ
at S$T".
'os resultados se muestran en las siguientes tablas/
Nodo
StucQ at S2T StucQ at S$T
3ector de entrada
Salida
correcta
3ector de entrada
Salida
correcta
HNV$ HNV% HNV& HNV! *+, HNV$ HNV% HNV& HNV! *+,
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W
$ 2 2 2 $ 2 $ 2 2 2
$ 2 2 $ $ 2 $ 2 $ $
$ 2 $ 2 2 2 $ $ 2 $
$ 2 $ $ $ 2 $ $ $ $
X
2 2 $ 2 $ 2 $ 2 2 2
2 $ $ 2 $ 2 $ 2 $ 2
$ 2 $ 2 $ 2 $ $ 2 $
$ $ $ 2 2 2 $ $ $ 2
' 2 $ $ 2 $ J J 2 $ 2
$ 2 $ 2 $ J J 2 $ 2
;
2 $ $ 2 2 J J 2 $ J
$ 2 $ 2 $ J J 2 $ 2
(grupando los vectores iguales y resumiendo obtenemos la tabla de fallos detectados/
HNV$ HNV% HNV& HNV!
$ 2 2 2
$ 2 2 $
$ 2 $ $
2 2 $ 2
2 $ $ 2
$ 2 $ 2
2 $ $ 2
$ 2 $ 2
2 $ 2 2
2 $ 2 $
2 $ $ $