1

D
2
Q
5
CLK
3
Q
6
S
4
R
1
U1:A
7474
D
12
Q
9
CLK
11
Q
8
S
1
0
R
1
3
U1:B
7474
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
7474
D
12
Q
9
CLK
11
Q
8
S
1
0
R
1
3
U2:B
7474
D1
LED-YELLOW
D2
LED-YELLOW
D3
LED-YELLOW
D4
LED-YELLOW
1
X
0
6
1
Y
7
1
X
1
5
1
X
2
4
1
X
3
3
2
X
0
1
0
2
Y
9
2
X
1
1
1
2
X
2
1
2
2
X
3
1
3
A
1
4
B
2
1
E
1
2
E
1
5
U3
74153
1
X
0
6
1
Y
7
1
X
1
5
1
X
2
4
1
X
3
3
2
X
0
1
0
2
Y
9
2
X
1
1
1
2
X
2
1
2
2
X
3
1
3
A
1
4
B
2
1
E
1
2
E
1
5
U4
74153
0
0
1100
1.-



Solucin:
























Fig. 1 (Diseo del circuito en PROTEUS)

En el circuito diseado por el programa Proteus conectamos los LOGISCTATE a los
multiplexores TLL 74LS153 y de la salida del integrado conectamos a los FF-D
74LS74 Sncrono.

Este dispositivo que vemos en la figura 1 es un sistema secuencial que maneja los
datos de cada entrada del selector hacia el flip flop D y esta con el CLOCK (funciona
tipo timer monoestable) en conjunto explusa mediante la seal de control AB.







CONTROL A B
DERECHA 0 1
IZQUIERDA 1 0
2
2.-




Solucin:
Tabla de circuito de control
AE AS1 AS0 BE ES1 ES0 CE CS1 CS0 DE DS1 DS0 FUNCION
1 0 0 0 0 0 0 0 0 0 0 0 Datos de
A A
1 0 1 0 0 0 0 0 0 0 0 0 Datos de
B A
1 1 0 0 0 0 0 0 0 0 0 0 Datos de
C A
1 1 1 0 0 0 0 0 0 0 0 0 Datos de
D A
0 0 0 1 0 0 0 0 0 0 0 0 Datos de
A B
0 0 0 1 0 1 0 0 0 0 0 0 Datos de
B B
0 0 0 1 1 0 0 0 0 0 0 0 Datos de
C B
0 0 0 1 1 1 0 0 0 0 0 0 Datos de
D B
0 0 0 0 0 0 1 0 0 0 0 0 Datos de
A C
0 0 0 0 0 0 1 0 1 0 0 0 Datos de
B C
0 0 0 0 0 0 1 1 0 0 0 0 Datos de
C C
0 0 0 0 0 0 1 1 1 0 0 0 Datos de
D C
0 0 0 0 0 0 0 0 0 1 0 0 Datos de
D A
0 0 0 0 0 0 0 0 0 1 0 1 Datos de
D B
3
0 0 0 0 0 0 0 0 0 1 1 0 Datos de
D C
0 0 0 0 0 0 0 0 0 1 1 1 Datos de
D D


A
B
C
D
74LS194
CP
S1
S0
DSR
DSL
MR
D3
D2
D1
D0
Q3
Q2
Q1
Q0
U12
+V
V16
5V
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U11
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U10
74LS194
CP
S1
S0
DSR
DSL
MR
D3
D2
D1
D0
Q3
Q2
Q1
Q0
U9
+V
V12
5V
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U8
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U7
74LS194
CP
S1
S0
DSR
DSL
MR
D3
D2
D1
D0
Q3
Q2
Q1
Q0
U5
+V
V6
5V
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U3
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U2
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U4
74LS153
I3a
I2a
I1a
I0a
S1
S0
I3b
I2b
I1b
I0b
Ea
Eb
Ya
Yb
U6
+V
V5
5V
74LS194
CP
S1
S0
DSR
DSL
MR
D3
D2
D1
D0
Q3
Q2
Q1
Q0
U1
16
12
8
4
15
11
7
3
14
10
6
2
13
9
5
1
1
16
15
14
13
1
16
12
8
4
15
11
7
3
14
10
6
2
13
9
5
1
1
12
11
10
9
1
16
12
8
4
15
11
7
3
14
10
6
2
13
9
5
1
1
8
7
6
5
1
16
12
8
4
15
11
7
3
14
10
6
2
13
9
5
1
1
4
3
2
1
1
1
1
1
1
1
1
1
1



Fig. 2 (Diseo del circuito de registro en PROTEUS)

Funcionamiento:

En el circuito utilizamos un registro 74LS94, como podemos apreciar en el diseo del
circuito estn configurado en forma paralela para la transferencia de datos entre (A
hacia A, A hacia B, A hacia C, A hacia D, B hacia A, etc.)

Para la transferencia de los datos utilizaremos un integrado multiplexor (seleccionador
de datos) de 4 a 1 (integrado 74LS153), el cual tiene una entrada de habilitacin o de
enable.

Segn como quiera realizar la trasferencia de datos a travs de los registros se
configura la entrada del circuito de control que esta constituido por los multiplexores.



4
3.-


Solucin:
Como observamos para el anlisis del circuito dado debemos simular a travs del
programa PROTEUS para ver el comportamiento del funcionamiento del FF-D.

1
2
3
U1:A
74LS32
4
5
6
U1:B
74LS32
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U2:A
74LS74
0
R1
10k
C1
1u
A
B
C
D


Fig. 3 (circuito simulado en PROTEUS)
5

A) Diagrama de Tiempo

En el diagrama de tiempo analizamos con las entradas dadas X= 000101011 y Q = 0, la
salida Z del integrado 74LS32 por consiguiente graficamos su comportamiento con
respecto al tiempo.



Fig. 4(Diagrama de tiempo con respecto a la salida Z)


B) Diagrama de estados





C) Tabla de estado


X D
n
Q
n
Q
Z
0 1 0 1 0
0 0 1 0 1
0 1 0 1 0
1 1 1 0 1










6
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
7476
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
7476
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U2:A
7476
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U2:B
7476
1
2
3
U3:A
74LS32
1 2
3
U4:A
74LS08
4
5
6
U3:B
74LS32
1
2
3
U5:A
74LS266
56
4
U5:B
74LS266
9
10
8
U3:C
74LS32
4
5
6
U4:B
74LS08
9
10
8
U4:C
74LS08
8
9
10
U5:C
74LS266
1
2
3
U6:A
74LS86
12
13
11
U4:D
74LS08
1
2
1
3
1
1
U3:D
74LS32
1
2
3
U7:A
74LS32
45
6
U7:B
74LS32
1
2
3
U8:A
74LS08
45
6
U8:B
74LS08
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U9
7447
U1:A(CLK)
1
J
A
Q
B
Q
C
Q
D
A
B
C
D
QA
QB
QC
QD

4.-



Solucin:

Fig. 5(Diseo de un contador sincrono con Flip Flop JK)



7
A) Grfica en funcin al tiempo de los estados de los estados de los flip flop J K.

CLOCK

J
A


K
A



J
B


K
B








CLOCK

J
C


K
C



J
D


K
D




B) La secuencia de nmeros del circuito diseado es: 0, 15, 10, 5, 13, 4, 11, 6, 1, 12 as
sucesivamente













Q
D
Q
C
Q
B
Q
A

0 0 0 0
1 1 1 1
1 0 1 0
0 1 0 1
1 1 0 1
0 1 0 0
1 0 1 1
0 1 1 0
0 0 0 1
1 1 0 0
8
5.-




Tabla codificado en numero con signo en complemento a dos, desde +5, +4, +3, +2,
+1, 0 , -1, -2,-3, -4, -5, -6.

N A B C D
5
4
3
2
1
0
15
14
13
12
11
10
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
1 1 1 1
1 1 1 0
1 1 0 1
1 1 0 0
1 0 1 1
1 0 1 0




9
C1
10u
R1
220
12
3
U2:A
74LS08
A
7
QA
13
B
1
QB
12
C
2
QC
11
D
6
QD
10
BI/RBO
4
QE
9
RBI
5
QF
15
LT
3
QG
14
U8
7447
1
D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
UP
5
TCU
12
DN
4
TCD
13
PL
11
MR
14
U1
74193
0
2 3 4 5
1
U9:A
74HC4072
1 2
U3:A
74LS04
3 4
U3:B
74LS04



Funcionamiento:

Para que cuente desde +5, +4, +3, +2, +1, 0, 15, 14, 13, 12, 11, 10. Codificado en
nmero con signo en complemento a dos, debemos utilizar un integrado 74LS193 que
tiene la funciona UP/DOWN, en el circuito vemos que la entrada del integrado
74LS193 esta en 0101 y comienza en funcin de DOWN del 0101 hasta 0000 luego
cambia debido a que la salida del integrado esta conectado mediante un OR, este se
conecta mediante unas de las entrada del AND y la otra entrada esta conectado hacia
el reset out donde su salida va hacia la entrada del DOWN este circuito diseado
hace que cuando llegue a 0000 el circuito haga reset y comience a contar en UP
desde 1111 hasta 1010. Cuando llegue a 1010 el circuito hace otra vez reset y cuenta
ahora en DOWN.

6.-




10
Solucin:
El circuito funciona de la siguiente manera, cuando el primer CI 74193 llegue a 15
(1111) nos va a mandar una seal por medio de la compuerta nand de 4 entradas que
estn conectadas a su salida del contador y esta a su vez a la compuerta or esta seal se
invierte y llega un pulso al flip flop JK y como el J y el K estn conectados a 1 lgico
van a cambiar sus salidas del flip flop y esto va a ser que se vuelva el contador a down
gracias a las compuertas and ; y para que el contador no comience siempre de cero y
vaya aumentando progresivamente del numero que comienza se uso el segundo CI
74193 que cada vez que el primer contador llegue a 15 (1111) le van a mandar una
seal de clock y va a contar y las salidas de los 2 contadores se van a comparar y
cuando sean iguales se manda un pulso de clock al flip flop y este va a ser que el primer
contador cuente a partir del numero que aparece en el segundo contador y termine en
ese mismo nmero.




















Fig. 6 (Diseo de un contador 74LS193 con Flip Flop D)
7.-


D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
UP
5
TCU
12
DN
4
TCD
13
PL
11
MR
14
U1
74193
D0
15
Q0
3
D1
1
Q1
2
D2
10
Q2
6
D3
9
Q3
7
UP
5
TCU
12
DN
4
TCD
13
PL
11
MR
14
U2
74193
A0
10
A1
12
A2
13
A3
15
B0
9
B1
11
B2
14
B3
1
A<B
2
QA<B
7
A=B
3
QA=B
6
A>B
4
QA>B
5
U3
7485
1
2
3
U5:A
7408
4
5
6
U5:B
7408
D
2
Q
5
CLK
3
Q
6
S
4
R
1
U4:A
7474
1
2
U6:A
7404
1
2
3
U7:A
7432
D
12
Q
9
CLK
11
Q
8
S
1
0
R
1
3
U4:B
7474
9
10
8
U5:C
7408
D1
LED-YELLOW
D2
LED-YELLOW
D3
LED-YELLOW
D4
LED-YELLOW
11
A) Mapa de transicin de Estado

(00 , S0 ) = S0
(01 , S0 ) = S0
(10 , S0 ) = S1
(00 , S1) = S0
(10 , S1 ) = S1
(11 , S1 ) = S2
(01 , S2 ) = S3
(10 , S2 ) = S3
(11 , S2 ) = S2
(00 , S3 ) = S0
(01 , S3 ) = S3
(10 , S3 ) = S3
(11 , S3 ) = S3

B) Mapa de Funcion de Salida

(00 , S0 ) = 0
(01 , S0 ) = 0
(10 , S0 ) = 0
(00 , S1 ) = 0
(10 , S1 ) = 0
(11 , S1) = 0
(01 , S2 ) = 0
(10 , S2 ) = 1
(11 , S2) = 0
(00 , S3 ) = 0
(01 , S3 ) = 0
(10 , S3 ) = 1
(11 , S3 ) = 0


C) Tabla de Estados

Estados Entradas
00 01 10 11
S0 S0/0 S0/0 S1/0 x/x
S1 S0/0 x/x S1/0 S2/0
S2 x/x S3/0 S3/1 S2/0
S3 S0/0 S3/0 S3/1 S3/0


D) Para el diseo del FF-JK:

Los Estados {
3
S ,
2
S ,
1
S ,
0
S }={11,10,01,00}

Las entradas {
1 2
, X X }= {00,01,10,11}
Se utiliza 2 FF-JK
12



n
Q
2

n
Q
2
X
1
X Y
1 2 n
Q
1 n
Q
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
X
0
X
0
0
X
0
1
0
0
0
1
0
0
0
0
X
0
X
0
1
X
1
1
1
0
1
1
1
0
0
1
X
0
X
1
0
X
1
1
1
0
1
1
1




Para Qn+2:





n n n n
Q X Q X X Q Q n Q . . ) .( 1 2
1 2 2 1 2


Comparando:

2 2
2
2
. . 1 2 J Q K Q n Q
n n


n
Q X J .
1 2


13
2 1
2
. . X X Q K
n


Para Qn+1:





) ( ) . . . . ( 1
2 2
1
2 2 2
2
1 n n n n
Q X Q X X Q X X X Q Qn

) ( ) . ( 1
2 2 2 2 2 1 n n n n
Q X Q Q X X X Q Qn

Comparando:

2 2
2
2
. . 1 J Q K Q Qn
n n


n
Q X J
2 2 1


n
Q X X X K
2 2 2 1 1
.


Para Y:




14
1
2 2
. . X X Q Y
n


J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
0
X1
0
X2
1
2
3
U2:A
74LS32
1
2
3
U3:A
74LS86
1 2
U4:A
74LS04
1
2
3
U5:A
74LS08
3 4
U4:B
74LS04
4
5
6
U5:B
74LS08
9
10
8
U5:C
74LS08
5 6
U4:C
74LS04
13 12
U4:D
74LS04
1
2
13
12
U6:A
74LS11
3
4
5
6
U6:B
74LS11





8.-




15
A) para la Tabla 1










i) Corresponde a un FSM Mealy, ya que las salidas dependen de las entradas y sus
estados.

ii) Diseando el grafo de la tabla 1






iii) Ahora utilizando FF-JK

Los Estados {D,C,B,A} ={
3
S ,
2
S ,
1
S ,
0
S }={11,10,01,00}

Las entradas {x}= {0,1}


n
Q
2

n
Q
x y
1 2 n
Q
1 n
Q
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1
1
1
0
1
0
1
0
1
0
0
0
1
1
0
0
1
1
1
0
1

0 1
A B.0 C.0
B A.0 D.1
C B.1 B.1
D A.0 D.1
16
a) Utilizando FF- JK
Para Q2n+1 :



X Q Q X Q n Q
n n n
. . . 1 2
2 2



Comparando:

2 2
2
2
. . 1 2 J Q K Q n Q
n n


n
Q X K
X J

2
2

Para Qn+1 :





) ( . 1
2n n n
Q X Q X Q Qn


Comparando:




X K
X Q J
n

1
2 1


Para Y:

1
1 . . 1 J Q K Q Qn
n n

17




n n n
Q Q X Q Y
2
.
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
0
X
1
2
3
U2:A
74LS32
5 6
U4:C
74LS04
4
5
6
U2:B
74LS32
1
2
3
U3:A
74LS08
4
5
6
U3:B
74LS08
9
10
8
U2:C
74LS32




b) Utilizando FF-T


Convertiremos de un FF-T a un FF-JK


J K
n
Q
1 n
Q
T
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
0
0
0
1
1
0
1
1


18



n n
Q K Q J T . .



B) Para la Tabla 2

00 01 10 11
A A.0 D.0 A.0 D.0
B D.0 B.1 D.0 D.0
C A.0 C.1 D.0 D.0
D D.0 D.0 A.0 D.0

i) Es un FSM de Mealy
ii) Haciendo el grafo de la tabla 2




iii) Los Estados {D,C,B,A} ={
3
S ,
2
S ,
1
S ,
0
S }={11,10,01,00}
Las entradas {
1 2
, X X }= {00,01,10,11}
Se utiliza 2 FF-JK





19


n
Q
2

n
Q
2
X
1
X Y
1 2 n
Q
1 n
Q
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
1
1
0
1
1
0
1
1
1
1
1
0
1
0
1
0
1
1
1
1
1
0
0
1
1
1
1
0
1

a) Utilizando FF- JK

Para Qn+2 :




) . . . ( ) . . ( 1 2
1 2 1
1
2 2 1
2
2
X X X Q X Q Q Q X X X Q Q n Q
n n n n n n


) . ( ) ( 1 2
1 2 1 2 1 2 2
X X X Q Q X X Q Q n Q
n n n n


Comparando:

J Q K Q n Q
n n
. . 1 2
2 2


1 2 1 2
.X X X Q J
n


20



Para Qn+1:



) . . ( ) . . ( 1
2 2 1 2
2 1
1 2 1
X Q X Q Q X X X Q X Q Qn
n n n n n

Comparando:

J Q K Q Qn
n n
. . 1


) . .( ). (
) . . (
2 1 1 2 1 1
2 2 1 2 1
X X X Q X K
X Q X Q J
n
n n



Para Y:




1
2
2 1
2
2
. . . . . . X X Q Q X X Q Q Y
n n n n


) ( .
2 1
2
n n
Q Q X X Y


1 2 2
.X X Q K
n

21


J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
0
X1
4
5
6
U5:B
74LS08
9
10
8
U5:C
74LS08
5 6
U4:C
74LS04
0
X2
1
2
3
U2:A
74LS08
1
2
3
U3:A
74LS32
9
10
11
8
U6:C
74LS11
4
5
6
U3:B
74LS32
1
2
3
U7:A
74LS86
4
5
6
U2:B
74LS08
9
10
8
U3:C
74LS32
4
5
6
U7:B
74LS86
1 2
U4:A
74LS04
9
10
8
U2:C
74LS08
9
10
8
U7:C
74LS86
1
2
13
12
U6:A
74LS11 3 4
U4:B
74LS04



b) Utilizando FF-T


Convertiremos de un FF-T a un FF-JK


J K
n
Q
1 n
Q
T
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
0
0
0
1
1
0
1
1





n n
Q K Q J T . .
22



C) Para la Tabla 3









i) Es un FSM Mealy
ii) Diseando su grafo.





iii) Los Estados {D,C,B,A} ={
3
S ,
2
S ,
1
S ,
0
S }={11,10,01,00}

Las entradas {X}= {0,1}
Se utiliza 2 FF-JK




0 1
A B.0 B.0
B C.0 A.1
C B.0 D.0
D C.0 B.1
n
Q
2

n
Q
x y
1 2 n
Q
1 n
Q
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
1
1
0
1
1
1
0
1
1
0
1
23

a) Utilizando FF- JK


Para Q2n+1:





n n n n n
Q X Q X Q X Q Q n Q . . ) . . ( 1 2
2 2



Ahora Comparando:


J Q K Q n Q
n n 2 2
1 2


X Q K
Q X J
n
n

2
2
.



Para Qn+1:



n n n n
Q X Q X Q Q Qn ) . . ( 1
2 2


Comparando:

J Q K Q Qn
n n
. 1
24
X Q K
J
n

2 1
1
1

Para Y:



n
Q X Y .

J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
0
X
5 6
U4:C
74LS04
1
2
3
U7:A
74LS86
1
2
3
U2:A
74LS08
1
2
3
U5:A
74LS86
1 2
U3:A
74LS04
4
5
6
U2:B
74LS08



b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K
n
Q
1 n
Q
T
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
0
0
0
1
1
0
1
1

25




n n
Q K Q J T . .

D) Para la Tabla 4










i) Es un FSM Mealy
ii) Diseando su grafo.






iii) Los Estados {D,C,B,A} ={
3
S ,
2
S ,
1
S ,
0
S }={11,10,01,00}

Las entradas {X}= {0,1}
Se utiliza 2 FF-JK

0 1
A D.1 B.0
B D.0 B.0
C C.0 A.1
D A.0 C.0
26
1 y 2 FF-JK = {
n n
Q Q ,
2
}












a) Utilizando FF- JK

Para Q2n+1:





) . . ( . 1 2
2 2 n n n n
Q X Q X Q X Q n Q

Comparando ahora:

2 2 2 2
. 1 2 K Q J Q n Q
n n

n
Q X K
X J

2
2



Para Qn+1:



n
Q
2

n
Q
x y
1 2 n
Q
1 n
Q
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
0
1
0
1
0
0
1
0
1
0
1
0
0
0
1
1
1
1
0
0
0
0
27

n n n n
Q Q Q Q Qn
2 2
. . 1

Comparando ahora:


J Q K Q Qn
n n
. 1


n
n
Q K
Q J
2 1
2 1

Para Y:




) (
. . . .
2
2 2
n n
n n n n
Q X Q Y
Q X Q Q X Q Y





J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
0
X
5 6
U4:C
74LS04
1
2
3
U2:A
74LS86
4
5
6
U2:B
74LS86
1 2
U3:A
74LS04



28

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK


J K
n
Q
1 n
Q
T
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
0
0
0
1
1
0
1
1




n n
Q K Q J T . .

E) Para la Tabla 5









i) Es un FSM es de tipo FSM Mealy
ii) Diseando su grafo.

0 1
A C.0 A.0
B B.0 A.0
C D.1 C.1
D D.0 B.0
E C.1 A.0
29



iii) Los Estados {E,D,C,B,A} ={
4
S ,
3
S ,
2
S ,
1
S ,
0
S }={100,011,010,001,000}


Las entradas {X}= {0,1}
Se utiliza 2 FF-JK

1 , 2 y 3 FF-JK = {
n n n
Q Q Q , ,
2 3
}


n
Q
3

n
Q
2

n
Q X Y
1 3 n
Q
1 2 n
Q
1 n
Q
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
1
0
0
1
0
X
X
X
X
X
X
0
0
0
0
0
0
0
0
0
0
X
X
X
X
X
X
1
0
0
0
1
1
1
0
1
0
X
X
X
X
X
X
1
0
1
0
1
0
1
1
0
0
X
X
X
X
X
X








30
a) Utilizando FF- JK


Para Q3n+1:





0 1 3 n Q



Comparando:

0 . 0 1 3
3 . 3 n n
Q Q n Q


1
0
3
3

K
J



Para Q2n+1:



31
) . .( ) ( 1 2
2 2
X Q Q Q X Q n Q
n n n n


Comparando:

J Q K Q n Q
n n
. . 1 2
2
2
2


n
n
Q X K
Q X J
.
.
2
2

Para Qn+1:


) ( . . 1
2 3
X Q Q Q X Q Qn
n n n n


Comparando:

J Q K Q Qn
n n
. 1 1

X Q K
Q X J
n
n
.
.
2 1
3 1

Para Y:




32
n n n n
Q X Q Q Q Y
3 2
. .

J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U1:A
74LS76
J
9
Q
11
CLK
6
K
12
Q
10
S
7
R
8
U1:B
74LS76
0
X
5 6
U4:C
74LS04
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
U5:A
74LS76
1
2
3
U6:A
74LS08
4
5
6
U6:B
74LS08
1
2
3
U2:A
74LS08
4
5
6
U2:B
74LS08
1
2
13
12
U3:A
74LS11
9
10
8
U2:C
74LS08
1
2
3
U7:A
74LS32




b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K
n
Q
1 n
Q
T
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
0
1
0
0
1
1
1
0
0
0
0
1
1
0
1
1



n n
Q K Q J T . .





33

9.-







Solucin:

A)
En el circuito dado en la pregunta numero 10, es un circuito tipo de maquina de estado
MEALY, por consiguiente vemos en la figura que las entradas del registro dependen
de las salidas de la memoria.




34
B)

SB Q
n
Q
n+1

0 0 0 0 0 0 1
1 0 0 0 1 1 0
0 0 0 1 0 1 1
1 0 0 1 0 0 0
0 0 1 0 1 0 0
1 0 1 0 1 1 1
0 0 1 1 1 0 1
1 0 1 1 0 0 1
0 1 0 0 1 1 0
1 1 0 0 0 1 0
0 1 0 1 1 1 1
1 1 0 1 0 1 1
0 1 1 0 0 0 0
1 1 1 0 1 0 0
0 1 1 1 0 1 0
1 1 1 1 1 0 1

Diagrama de estados

(0 , 000 ) = 001
(1 , 000 ) = 110
(0 , 001 ) = 011
(1 , 001) = 000
(0 , 010) = 100
(1 , 010 ) = 111
(0 , 011 ) = 101
(1 , 011) = 001





(0 , 100 ) = 110
(1 , 100 ) = 010
(0 , 101 ) = 111
(1 , 101) = 011
(0 , 110 ) = 000
(1 , 110 ) = 100
(0 , 111) = 010
(1 , 111 ) = 101





35
C) Vemos en el grafico de MEALY del circuito, para que el circuito evolucione del
estado 0 al estado 5 se necesitamos 4 ciclos de reloj, ya que el circuito empieza
por el estado 1, debemos regresarlo al estado al estado 0 con SB=1 (1er clock),
regresamos al estado 1 con SB=0 (2do clock), al estado 3 con SB=0 (3er clock) y
al estado 5 con SB=0 (4to clock).




Fig. 7 (Diseo de un contador con estado de memoria)





Fig. 8 (Diagrama de tiempo del circuito)




D) Representaremos el circuito (ROM 16x3) con un EPROM 27C32 (32Kx8) con la
siguiente programacin correspondiente a la ROM 16x3.





36
Direccin Dato
000h 00000001
001h 00000110
002h 00000011
003h 00000000
004h 00000100
005h 00000111
006h 00000101
007h 00000001
008h 00000110
009h 00000010
00Ah 00000111
00Bh 00000011
00Ch 00000000
00Dh 00000100
00Eh 00000010
00Fh 00000101
010h-
FFFh
00000000

10.-



Analizaremos el circuito asumiendo el control del multiplexor
0 1
C y C igual a:
0 0
0 1
C C

CLOCK
0
Z
1
Z
0 1
1 0
1 1
0 0
1 0

37
1 0
0 1
C C

CLOCK
0
Z
1
Z
1 1
0 1
1 0
0 0

0 1
0 1
C C

0
Z
1
Z
0 0

1 1
0 1
C C 0 0
0 1
D D








1 1
0 1
C C 0 0
0 1
D D








1 1
0 1
C C 0 0
0 1
D D

CLOCK
0
Z
1
Z
1 1
0 1

1 1
0 1
C C 1 1
0 1
D D



CLOCK
0
Z
1
Z
1 0
0 0
0
Z
1
Z
0 0
0
Z
1
Z
0 1
38



Ahora sustituyamos el biestable T por el biestable JK.



Tabla de estado de FF-JK






Tabla de habilitacin del FF-T














Tabla de conversin del FF-T a FF-JK












J K q Q
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
q Q T
0 0 0
0 1 1
1 0 1
1 1 0
J K q Q T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1
39



Hallando la conversin del FF-T a FF-JK a travs del mapas de Karnaugh




J


1 1 1 0 K
1 0 0 0

Q Q
Q



La funcin T es:

KQ Q J T


Finalmente el diseo queda:



Fig. 9 (Circuito modificado, sustitucin del biestable T por el biestable JK)