Cascada

cenidet
Centro Nacional de Investigacin y Desarrollo Tecnolgico

Departamento de Ingeniera Electrnica
TESIS DE MAESTRA EN CIENCIAS
Modulador PWM en FPGA para un Inversor Multinivel en

Cascada
Presentada por
Javier Alejandro Estrada Garca

Ingeniero Electrnico por el I. T. de Toluca
como requisito para la obtencin del grado de:
Maestra en Ciencias en Ingeniera Electrnica
Directores de tesis:
Dr. Jorge Hugo Calleja Gjumlich
M.C. Miguel ngel Zapata Azarcoya
Cuernavaca, Morelos, Mxico.
13 de Octubre de 2009
cenidet
Centro Nacional de Investigacin y Desarrollo Tecnolgico
Departamento de Ingeniera Electrnica
TESIS DE MAESTRA EN CIENCIAS
Modulador PWM en FPGA para un Inversor Multinivel en

Cascada
Presentada por
Javier Alejandro Estrada Garca

Ingeniero Electrnico por el Instituto Tecnolgico de Toluca
como requisito para la obtencin del grado de:
Maestra en Ciencias en Ingeniera Electrnica
Directores de tesis:
Dr. Jorge Hugo Calleja Gjumlich
M.C. Miguel ngel Zapata Azarcoya
Jurado:
Dr. Jess Aguayo Alquicira Presidente
M.C. Jos Martn Gmez Lpez Secretario
Dr. Jorge Hugo Calleja Gjumlich Vocal
M.C. Miguel ngel Zapata Azarcoya Vocal Suplente
Cuernavaca, Morelos, Mxico.
13 de Octubre de 2009
ii
ii
DEDICATORIAS
A Dios por darme siempre la fortaleza
y esperanza de seguir
hacia adelante.
A Valeria quien ha llegado a mi vida para
contagiarme su alegra y ser un
angelito que ilumina mi
camino con slo
sonreir.
ii
AGRADECIMIENTOS
A mi esposa por toda su comprensin, apoyo, paciencia y amor que me brindo durante
el estudio del posgrado, Gracias por llegar a la meta junto a m. Fabiola te amo !.
A mi padres, Salvador y Facunda, por confiar siempre en mi. Gracias por respaldarme
no solo en mis estudios e impulsarme para ser mejor cada da. Por siempre les estar
agradecido. Y a mis hermanos Lucy, Edgar y Rene a quienes les agradezco mucho por
alentarme a terminar este proyecto.
A los directores de tesis, el Dr. Jorge Hugo Calleja Gjumlich y el M.C. Miguel ngel
Zapata Azarcoya, gracias por permitirme participar con ustedes en este proyecto y por
compartir sus conocimientos conmigo.
A los revisores de tesis, el Dr. Jess Aguayo Alquicira. y el M.C. Jos Martn Gmez,
por su apoyo y el seguimiento que le dieron al tema de tesis, el cual enriquecieron con
sus comentarios y observaciones.
A mis compaeros Oscar, Betty, Noe, Samuel, Patricia, Juan, Edwing, Wendy, Fabiola,
Elena y Sal a quienes agradezco su amistad, confianza y todo su apoyo.
Al M.C. Israel Uribe Hernndez y el Ing. Sergio Manuel Torres Snchez por brindarme
su amistad, y su apoyo incondicional.
Al Instituto de Investigaciones Elctricas (IIE) por el apoyo econmico y todas las
facilidades otorgadas para realizar mis estudios de posgrado.
Al Dr. Edgar Robles Pimentel, gerente de la Gerencia de Equipos Elctricos del IIE,
gracias por impulsar mi crecimiento profesional.
Al Consejo Nacional de Ciencia y Tecnologa (CONACYT) por el apoyo econmico y la
oportunidad de realizar mis estudios de posgrado en el Centro Nacional de
Investigacin y Desarrollo Tecnolgico (CENIDET).
ii
RESUMEN
En este trabajo de tesis se presenta el diseo y la implementacin de un Modulador
PWM digital. El modulador tiene como objetivo gobernar el encendido y apagado de los
interruptores de un inversor multinivel. La implementacin del modulador se realiz
programando un FPGA (Field Programmable Gate Array). El lenguaje de programacin
utilizado fue LabVIEW (Laboratory Virtual Instrument Engineering Workbench).
La justificacin de utilizar una herramienta digital sofisticada como lo es el FPGA
se realiza, gracias a que sus caractersticas tcnicas como: la capacidad de ejecutar
operaciones aritmticas complejas en un tiempo muy corto y realizar diversas tareas en
paralelo, permiten que los proyectos de desarrollo tecnolgico con estos dispositivos
sean reconfigurables, confiables, compactos y muy eficientes.
La tcnica de modulacin seleccionada fue la de corrimientos de fase de
multiportadoras PSPWM (Phase Shifted Pulse Width Modulation). En esta tcnica al
realizar los corrimientos de fase entre portadoras se logra posicionar el rizo de la
tensin salida a una frecuencia mayor que la de conmutacin, lo que reduce el
contenido armnico de la tensin de manera significativa.
En cuanto a la seleccin de la topologa del inversor multinivel, esta se realiz con
base en el anlisis de las diversas topologas que actualmente predominan en las
aplicaciones de conversin de energa de corriente directa (CD) a corriente alterna
(CA). Algunos de los criterios empleados en la seleccin fueron: la complejidad de su
implementacin y el nmero de componentes que lo integran. Con base en el anlisis,
se decidi elegir la topologa denominada Inversor multinivel de puentes completos
conectados en cascada (Cascaded Full-Bridge Converter), ya que la conexin por
etapas permite tener un inversor modular, lo que facilita la sustitucin de elementos
ante una accin de mantenimiento, la topologa es tolerante a fallos ya que, ante una
falla de una etapa del inversor, el nivel de tensin de salida se reduce sin que el
inversor salga de operacin y ha sido implementada exitosamente en diversas
aplicaciones.
De manera que la integracin de una herramienta digital poderosa como el FPGA,
una tcnica de modulacin de alta prestaciones y una topologa multinivel con
caractersticas sobresalientes, permiti el desarrollo de un sistema eficiente para la
conversin de energa de CD a CA y, que se sugiere pueda ser utilizado en un sistema
de generacin elico.
ii
ABSTRACT
This thesis presents the design and implementation of a digital PWM modulator. The
modulator is intended to govern the on-off switches in a multilevel inverter. The
implementation of the modulator was made by programming an Field Programmable
Gate Array ((FPGA). Programming language used was Laboratory Virtual Instrument
Engineering Workbench (LabVIEW).
The justification for using a sophisticated digital tool as the FPGA is achieved,
thanks to its technical characteristics as the ability to perform complex arithmetic
operations in a very short time and perform various tasks in parallel, allow technological
development projects with these devices are reconfigurable, reliable, compact and very
efficient.
Regarding the selection of the multilevel inverter topology, this was done based on
the analysis of different topologies that currently dominate the energy conversion
applications of direct current (DC) to alternating current (AC). Some of the criteria used
for selection were: the complexity of its implementation and the number of components
in it. Based on the analysis, we decided to choose the topology called Cascade FullBridge Converter, because the connection in stages allows an investor modular, which
facilitates the replacement of elements to an action of maintenance, fault-tolerant
topology is because, with the failure of an inverter stage, the output voltage level is
reduced without the investor out of operation and successfully implemented in various
applications.
So the integration of a powerful digital tool as the FPGA, a modulation technique
for high performance and outstanding features multilevel topology, enabled the
development of an efficient system for converting DC power to AC and suggested can
be used in wind generation system.
ii
CONTENIDO
ndice de figuras.....iii
ndice de tablas...iv
Acrnimos.....v
Nomenclatura..vii
Captulo 1. Introduccin ............................................................................................... 1
1.1 Antecedentes ............................................................................................................ 1
1.2 Planteamiento del problema...................................................................................... 4
1.3 Revisin del estado del arte ...................................................................................... 4
1.4 Propuesta de solucin ............................................................................................... 6
1.5 Justificacin............................................................................................................... 7
1.6 Objetivos y metas...................................................................................................... 8
1.7 Alcances.................................................................................................................... 8
1.8 Beneficios.................................................................................................................. 9
1.9 Estructura del documento.......................................................................................... 9
1.10 Referencias ............................................................................................................. 9
Captulo 2. Fundamentos Tericos............................................................................ 13
2.1 Introduccin............................................................................................................. 13
2.2 Inversores multinivel................................................................................................ 13
2.3 Modulacin de Inversores multinivel ....................................................................... 17
2.3.1 Vectorial .......................................................................................... 18
2.3.2 Eliminacin selectiva de armnicos................................................. 19
2.3.3 Sinusoidal PWM .............................................................................. 19
2.4 Dispositivo FPGA .................................................................................................... 22
2.4.1 Bloque lgico configurable .............................................................. 24
2.4.2 Trayectorias de interconexin ......................................................... 26
2.4.3 Bloques de entrada/salida (I/O)....................................................... 27
2.4.4 Bloque de memoria ......................................................................... 28
2.4.5 Bloque de control de reloj................................................................ 29
2.5 Seleccin del FPGA.30
2.6 Referencias ............................................................................................................. 33
Captulo 3. Diseo e Implementacin ........................................................................ 37
3.1 Introduccin............................................................................................................. 37
3.2 Diseo del Modulador PWM.................................................................................... 37
3.2.1 Metodologa de diseo digital.......................................................... 38
3.3 Implementacin del diseo...................................................................................... 41
3.3.1 Lenguaje VHDL ............................................................................... 41
3.3.2 Lenguaje de programacin grfico .................................................. 42
3.3.3 Generador de seales..................................................................... 42
3.3.4 Control de fase ................................................................................ 45
3.3.5 Comparadores de seales .............................................................. 46
3.3.6 Sistema completo............................................................................ 46

3.3.7 Interfaz HMI..................................................................................... 48
3.4 Puertos de salida..................................................................................................... 50
3.5 Referencias ............................................................................................................. 50
Captulo 4. Pruebas y Resultados.............................................................................. 53
4.1 Introduccin............................................................................................................. 53
4.2 Pruebas de simulacin ............................................................................................ 53
4.3 Resultados de simulacin........................................................................................ 57
4.3.1 ndice de modulacin en amplitud ................................................... 57
4.3.2 Anlisis de armnicos ..................................................................... 59
4.4 Pruebas prcticas.................................................................................................... 62
4.5 Resultados prcticos ............................................................................................... 65
4.5.1 ndice de modulacin amplitud ........................................................ 65
4.5.2 Anlisis de armnicos ..................................................................... 66
4.6 Referencias ............................................................................................................. 71
Captulo 5. Conclusiones............................................................................................ 73
5.1 Introduccin............................................................................................................. 73
5.2 Conclusiones........................................................................................................... 73
5.3 Trabajos a futuro ..................................................................................................... 74
5.4 Aportaciones ........................................................................................................... 74
5.5 Contra tiempos ........................................................................................................ 75
ANEXO A Programa para obtener la FFT de la tensin entre fases..77
ii
ndice de figuras
Figura 1.1. Aerogenerador con convertidor esttico de potencia plena. ......................... 3
Figura 1.2. Sistema de generacin elico con inversor multinivel en cascada................ 7
Figura 1.3. Comparacin entre dispositivos C, DSP y FPGA. ....................................... 8
Figura 2.1. Esquema general de un inversor multinivel................................................. 14
Figura 2.2. Inversor multinivel en cascada conectado a un aerogenerador. ................. 17
Figura 2.3. Estructura principal de una fuente de tensin trifsica. ............................... 17
Figura 2.4. Clasificacin de las tcnicas de modulacin. .............................................. 18
Figura 2.5. Portadoras y Moduladora de PD. ................................................................ 20
Figura 2.6. Portadoras y Moduladora de POD. ............................................................. 21
Figura 2.7. Portadoras y Moduladora de APOD. ........................................................... 21
Figura 2.8. Portadoras y Moduladora de PSPWM......................................................... 22
Figura 2.9. Diagrama general de un FPGA. .................................................................. 23
Figura 2.10. Esquema general de un CLB. ................................................................... 24
Figura 2.11. Arreglo de slices en un CLB en un FPGA Xilinx........................................ 24
Figura 2.12. Recursos de los Slice de un FPGA de Xilinx............................................. 25
Figura 2.13. Interconexin de CLB en un FPGA Xilinx.................................................. 26
Figura 2.14. Bancos de I/O de un FPGA de Xilinx. ....................................................... 27
Figura 2.15. Memoria BRAM de un FPGA Spartan 3E. ................................................ 29
Figura 2.16. Diagrama a bloques de un DCM. .............................................................. 30
Figura 2.17. Resultados de 2009 Embedded Market Study........................................ 31
Figura 2.18. Tarjeta Spartan 3E de Xilinx...................................................................... 32
Figura 3.1. Diagrama a bloques del Modulador PWM................................................... 38
Figura 3.2. Ciclo de trabajo variable.............................................................................. 38
Figura 3.3 Diagrama de bloques de la metodologa del diseo digital. ......................... 39
Figura 3.4. Esquema general del Modulador PWM....................................................... 40
Figura 3.5. VI para generar una seal sinusoidal. ......................................................... 43
Figura 3.6. Configuracin de la tabla de la seal sinusoidal. ........................................ 44
Figura 3.7. VI para generar una seal triangular. .......................................................... 45
Figura 3.8. Configuracin de la tabla de la seal triangular. ......................................... 45
Figura 3.9. Control de fase de las seales. ................................................................... 46
Figura 3.10. Esquema general del comparador de seales. ......................................... 46
Figura 3.11. Programa completo del Modulador PWM.................................................. 47
Figura 3.12. Panel de control del Modulador PWM ....................................................... 49
Figura 4.1. Esquema general de la verificacin del modulador..53
Figura 4.2. Inversor multinivel en cascada trifsico....................................................... 54
Figura 4.3. Carga del inversor multinivel. ...................................................................... 55
Figura 4.4. Implementacin de la tcnica PSPWM. ...................................................... 55
Figura 4.5. Patrones PWM de los interruptores Q1, Q7 y Q13 ..................................... 56
iii
Figura 4.6. Tensin entre fases con m=0.8 pu. ............................................................. 57

Figura 4.7. Tensin entre fases con m=0.9 pu. ............................................................. 57
Figura 4.8. Tensin entre fases con m=1 pu. ................................................................ 57
Figura 4.9. Forma de onda de la corriente y la tensin con m=0.8. pu. ........................ 58
Figura 4.10. Espectro de la tensin Vab con m=0.5 pu................................................. 59
Figura 4.11. Espectro de la tensin Vab con m=1 pu.................................................... 60
Figura 4.12. Bandas laterales de los armnicos en 18 kHz........................................... 60
Figura 4.15. Diagrama de inversor de baja potencia..................................................... 63
Figura 4.16. Frecuencia y defasamiento entre seales moduladoras. .......................... 63
Figura 4.17. Frecuencia y corrimiento de fase seales portadoras 1, 2 y 3. ................. 64
Figura 4.18. Frecuencia y defasamiento entre seales portadoras 4, 5 y 6. ................. 64
Figura 4.19. Patrones PWM de Q1, Q2 y Q3 de la fase A. ........................................... 64
Figura 4.20. Tensin entre fases con m=0.8 pu. ........................................................... 65
Figura 4.21. Tensin entre fases con m=0.9 pu. ........................................................... 65
Figura 4.22 Tensin entre fases con m=0.8 pu. ............................................................ 65
Figura 4.23. Espectro de la tensin Vab con m=0.8. pu................................................ 66
Figura 4.24. Espectro de la tensin Vab con m=1 pu.................................................... 67
Figura 4.25. Bandas laterales de los armnicos en 9 kHz con m=0.8........................... 67
Figura 4.26. Bandas laterales de los armnicos en 18 kHz con m=0.8......................... 68
Figura 4.27. Bandas laterales de los armnicos en 27 kHz con m=0.8......................... 68
Figura 4.28. Pulsos con ciclo de trabajo al 50%....69
Figura 4.29. Detalle del tiempo de subida..70
Figura 4.30. Detalle del tiempo de subida..70
Figura 4.31. Distorsin armnica total al variar el ndice de modulacin....................... 71
Figura 4.32. Amplitud de la fundamental a distintos ndices de modulacin. ................ 71
ndice de tablas
Tabla 2.1. Comparacin de inversores multinivel..15
Tabla 2.2. Interfaz I/O con diversos estndares....28
Tabla 3.1. Resumen de recursos utilizados48
Tabla 3.2. Distribucin de pines del FPGA.50
Tabla 4.1. Tensin eficaz entre fases..58
Tabla 4.2. THD de la tensin entre fases del inversor multinivel62
iv
Acrnimos
ADC
AMDEE
AMEE
ANES
APOD
ASIC
AVC
BRAM
CA
CCMLI
CD
CENIDET
CFE
CLB
CLK
CPLD
DAC
DCM
DDS
DF
DLL
DSP
EMI
ER
ESD
EEtimes
FCMLI
Flip-Flop
FPGA
GEF
HDL
HMI
HP
HSTL_I_18
IEEE
IGBT
IIE
IP
LabVIEW
LCD
Convertidor analgico-digital
Asociacin mexicana de energa elica
Asociacin mexicana de economa energtica
Asociacin de energa solar
Disposicin alterna opuesta de fase
Circuito Integrado de aplicacin especfica
Modulacin por cancelacin asimtrica de voltaje
Bloque de memoria de acceso aleatorio
Corriente alterna
Inversor multinivel de celdas en cascada
Corriente directa
Centro nacional de investigacin y desarrollo tecnolgico
Comisin federal de electricidad
Bloque lgico configurable
Seal de reloj
Dispositivos lgico programable complejo
Convertidor digital-analgico
Manejador digital del reloj
Sintetizador digital directo
Factor de distorsin
Controlador de retardo del reloj
Procesador digital de seales
Interferencia electromagntica
Energa renovable
Revista electrnica de diseo de sistemas embebidos
Revista electrnica de ingeniera electrnica
Inversor multinivel de capacitores flotados
Biestables sncronos
Arreglo de compuertas programables en campo
Fondo para el medio ambiente mundial
Lenguaje de descripcin de hardware
Interfaz hombre - mquina
Caballos de fuerza
Tecnologa de alta velocidad de transmisin a 1.5 V
Instituto de ingenieros electrnicos y elctricos
Transistor bipolar de compuerta aislada
Instituto de investigaciones elctricas
Propiedad intelectual
Paquete computacional que utiliza para programar lenguaje grfico
Pantalla de cristal lquido
v
LUT
LVCMOS12
LVCMOS15
LVCMOS18
LVCMOS25
LVCMOS33
LVTTL
Mdb
MEM
Mf
MOSFET
NPC
NPCMLI
NREL
PC33_3
PCI66_3
PD
PDM
PEBB
PEMEX
PFC
PI
PLD
PMSM
POD
PS
PWM
ROM
RST
RTL
SENER
SHE-PWM
SPWM
SRAM
SSTL18_I
SSTL2_I
STATCOM
STATUS
SVM
THD
USB
VCA
VCD
Tabla de consulta o contenido

Tecnologa CMOS de baja tensin 1.2 V
Baja tensin para lgica de transistor a transistor
Millones de dlares
Mquina elica mexicana
Factor de modulacin
Transistor de efecto de campo de semiconductoroxidometal,
Punto neutro enclavado
Inversor multinivel de punto neutro enclavado
Laboratorios de energa renovable de Estados Unidos de Amrica
Tecnologa de interconexin con perifricos a 33 MHz con un nivel 3.3 V
Tecnologa de interconexin con perifricos a 66 MHz con un nivel 3.3 V
Disposicin de fase
Modulacin por densidad de pulsos
Bloque de potencia
Petrleos mexicanos
Corrector de factor de potencia
Control proporcional - integral
Dispositivo lgico programable
Maquina sncrona de imanes permanente
Disposicin opuesta de fase
Corrimiento de fase
Modulacin por ancho de pulso
Memoria de slo lectura
Seal de reset
Nivel de transferencia de registros
Secretara de energa
Modulacin de eliminacin selectiva de armnicos
PWM sinusoidal
Memoria esttica de acceso aleatorio
Tecnologa para transmisores de resguardo a 1.8 V
Tecnologa para transmisores de resguardo a 2.5 V
Compensador esttico
Registro de estados de banderas
Modulacin de vectores de espacio
Distorsin armnica total
Bus serie universal
Tensin de corriente alterna
Tensin de corriente directa
vi
VHDL
VI
ZCS
Lenguaje de descripcin de hardware para circuitos integrados de muy

alta velocidad
Instrumento virtual
Conmutacin a corriente cero
Nomenclatura
m
mf
C
Pmax
Q
RL
Va
Vin
Vab
Vbc
Vca
Vcd
Vo
Vcco
VRMS
VREF
ndice de modulacin en amplitud

ndice de modulacin en frecuencia
Microcontrolador
Potencia mxima (W)
Interruptor
Resistencia de carga ()
Tensin de la fase A a neutro (V)
Tensin de entrada (V)
Tensin entre fase A y fase B (V)
Tensin entre fase B y fase C (V)
Tensin entre fase C y fase A (V)
Tensin de corriente directa (V)
Tensin de salida (V)
Tensin de alimentacin al banco (V)
Tensin eficaz (V)
Tensin de referencia
Ohms
ngulo de corrimiento
Micro (1x10-6)
vii
viii
Captulo 1. Introduccin
1.1 Antecedentes
Hoy en da, la diversificacin energtica para el desarrollo sustentable es un tema que
ocupa a todos los sectores productivos de varios pases. Es as que se ha empezado a
reducir el consumo de la recursos fsiles, a mejorar la eficiencia de los procesos, a
crear una conciencia sobre la escasez de los recursos naturales, a reutilizar y
reprocesar los residuos, a disminuir los efectos contaminantes del uso de la energa, a
reubicar al ser humano en su hbitat, a respetar a los dems seres vivos. La produccin
de energas limpias, alternativas y renovables no es por tanto una cultura o un intento
de mejorar el medio ambiente, sino una necesidad a la que el ser humano se ver
abocado, independientemente de opiniones, gustos o creencias.
Puesto que la fuente de energa fsil es finita, resulta inevitable que en unos aos
la demanda no pueda satisfacerse, salvo que se desarrollen nuevos mtodos para
obtener energa. Las alternativas de solucin que se buscan actualmente se basan en
el usos de energas renovables (ER), mismas que contribuyan al abasto de electricidad
y a mitigar el cambio climtico global.
En Mxico, no obstante el gran potencial de las ER con las que cuenta, de 1993 al
2003 los hidrocarburos (petrleo y gas) mantuvieron la mayor participacin en la oferta
interna bruta de energa primaria, mientras que la contribucin de las ER fue marginal.
En cuanto a los hidrocarburos, Petrleos Mexicanos (PEMEX), en un comunicado de
prensa, seal que durante el primer trimestre de 2008 la produccin de petrleo
promedi dos millones 911 mil barriles diarios (Mdb) volumen 7.8 por ciento menor al
registrado en igual periodo de 2007, de tres millones 157.6 Mdb [1]. En el comunicado
se dijo que tal reduccin es resultado, principalmente, de la declinacin del campo
Cantarell, as como de una baja en la extraccin en la regin marina, que fue inferior al
8.5, comparada con la obtenida en los primeros tres meses de 2007. Ante tal escenario,
se han iniciado proyectos de generacin de energa elctrica por mtodos renovables.
Dichos proyectos son impulsados por la Secretara de Energa (SENER) conjuntamente
con la Comisin Federal de Electricidad (CFE), quienes esperan que, para el periodo
2005-2014, se incremente la produccin de energa haciendo uso de hidroelectricidad a
2,254 MW, eoloelectricidad a 592 MW y geotermia en 125 MW [2].
La generacin elica es una de las fuentes de energa renovable ms avanzadas
desde el punto de vista de su factibilidad tcnico-econmico [3, 4]. Estudios realizados
en el 2003 por el NREL (National Renewable Energy Laboratory) de Estados Unidos de
1
Amrica y diversas instituciones mexicanas , han cuantificado su potencial superior a
40,000 MW; las regiones con mayor potencial son las pennsulas de Yucatn y Baja
California, y el Istmo de Tehuantepec en Oaxaca, siendo este ltimo de las mejores
regiones a nivel mundial [2].
En 2005 la CFE inici la construccin en la Venta, Oaxaca, la primera planta elica
de gran escala (83 MW) y que entr en operacin en el 2007 [5]. Adicionalmente, la
SENER tiene programada la construccin de otros 505 MW de capacidad elica (en la
modalidad de productor independiente) en la misma regin en los prximos aos, con lo
que se espera tener instalados 588 MW para el 2014.
El Instituto de Investigaciones Elctricas (IIE), en su misin de promover la
innovacin tecnolgica en el sector elctrico y con base en un convenio celebrado con
SENER, gestion apoyo econmico del Fondo para el Medio Ambiente Mundial (GEF,
Global Environment Facility), a travs del Programa de Naciones Unidas para el
Desarrollo, para llevar a cabo un proyecto titulado Plan de Accin para Eliminar
Barreras para el Desarrollo de la Generacin Eoloelctrica en Mxico [6]. El proyecto
est inscrito en el tema de cambio climtico, dentro del programa operacional # 6 del
GEF, mismo que corresponde a la promocin de la utilizacin de la energa renovable
mediante la eliminacin de obstculos y la reduccin de costos de ejecucin.
En el desarrollo del proyecto se tienen contemplado el diseo y desarrollo de un
aerogenerador con tecnologa propia. Este sistema de generacin elctrica se le ha
denominado Mquina Elica Mexicana (MEM) [7]. La MEM constar de una turbina
elica de velocidad variable y, posiblemente, de un generador sncrono de induccin
doblemente alimentado. Esto implica que la MEM no se conectar directamente a la red
elctrica, ya que la velocidad del rotor seguir la velocidad del viento, produciendo
energa elctrica a frecuencia variable.
Hoy en da, las arquitecturas ms empleadas para permitir el funcionamiento de
las turbinas de velocidad variable y que proporcionan un buen flujo de energa a la red
son [8, 9]:
Con generador de induccin doblemente alimentado con convertidor esttico de

potencia back to back.
Con generador sncrono con convertidor esttico de potencia plena (Full Power
Converter).
La figura 1.1 muestra el diagrama general de un sistema de generacin elico que

emplea un generador sncrono de velocidad variable con convertidor esttico de
potencia plena.
Figura 1.1. Aerogenerador con convertidor esttico de potencia plena.

(Figura 9 de [9])
Los sistemas de generacin de energa elicos que emplean convertidores
estticos de potencia plena, se encuentran constituidos por dos etapas:
1) Etapa rectificadora: Se encarga de convertir la tensin de corriente alterna (CA)
entregada por el generador en una tensin de corriente directa (CD).
2) Etapa inversora: Se encarga de convertir la tensin de CD en tensin de CA con la
frecuencia requerida para ser conectada a la red. La frecuencia de la tensin
normalmente es de 60 Hz y se obtiene controlando el disparo de los interruptores de
esta etapa.
El rectificador y el inversor sern los encargados de transformar la energa
mecnica de la turbina a energa elctrica.
Entre las etapas rectificadora e inversora se encuentra un bus de CD, el cual esta
formado por un banco de capacitores. El bus de CD cumple con dos funciones: la
primera es reducir el rizo en la tensin de CD y la segunda almacenar la energa del
convertidor.
Al emplear el convertidor esttico de potencia (rectificador-inversor) se puede
aislar con eficacia las caractersticas dinmicas del generador elctrico [9]. Otras
ventajas que se tienen al utilizar un sistema de velocidad variable con un rectificador y
un inversor de potencia son las siguientes:
Bajo factor de distorsin con uso de pequeos filtro pasivos.
Permite un control sencillo del ngulo de inclinacin de las aspas, lo que reduce las
tensiones mecnicas.
Compensa dinmicamente los transitorios en el par y la potencia de salida,

mejorando la calidad y la eficiencia del sistema.
Reduce del ruido acstico.
Tiene la capacidad de operar de forma aislada.

3
1.2 Planteamiento del problema

Si se desea desarrollar un aerogenerador que sea capaz de operar tanto en forma
aislada como interconectado a una red elctrica, es preferible optar por la configuracin
con convertidor esttico de potencia plena aunque, como es evidente, este enfoque
impone mayores restricciones sobre la etapa de potencia.
Si bien hoy en da se dispone de interruptores con grandes capacidades en el
manejo de tensin y corriente [10], es conveniente optar por configuraciones de
potencia que reduzcan, lo ms posible, los esfuerzos sobre los elementos de
conmutacin. Una alternativa para alcanzar la reduccin de esfuerzos es la utilizacin
de configuraciones multinivel.
En los inversores multinivel la reduccin de esfuerzos se obtiene a costa de incluir
ms interruptores en el convertidor, de manera que los esfuerzos se reparten entre un
nmero mayor de elementos. Dos de los inconvenientes de este enfoque son, por un
lado, la necesidad de controlar el encendido y apagado oportunos de ms transistores;
por otro lado, ocurre que la implementacin de las tcnicas de modulacin se complica,
lo que exige una mayor capacidad de cmputo en el bloque de gobierno del convertidor,
normalmente construido con un procesador digital de seales DSP (Digital Signal
Processor).
Estos inconvenientes se reflejan como un overhead mayor; es decir: el DSP debe
dedicar un porcentaje mayor de recursos, tanto en tiempo de clculo como en lneas de
salida, para atender la operacin del inversor. En casos extremos el consumo de
recursos en estas tareas puede dificultar la implementacin de otras funciones
sustantivas, como la implementacin de lazos de regulacin. Es conveniente entonces
disponer de un bloque auxiliar que, bajo la supervisin del DSP, se encargue de la
operacin del inversor multinivel, calculando correctamente los instantes de
conmutacin, y generando con precisin las seales de mando para los transistores.
1.3 Revisin del estado del arte
La revisin del estado del arte tiene como meta verificar qu tipo de soluciones se han
reportado hasta ahora, enfocadas a reducir el consumo de recursos del DSP utilizado
como bloque de gobierno para convertidores electrnicos de potencia. Para ello se
recurri a la base de datos de la IEEE, y una primera bsqueda indic que el dispositivo
utilizado como alternativa es el FPGA (Field Programmable Gate Array).
En una segunda bsqueda, utilizando la misma base de datos, se utilizaron como
criterios de bsqueda las palabras Power y FPGA en el titulo del artculo; adems, la
bsqueda se limit a trabajos publicados a partir de 2006. Los resultados de la revisin
del estado del arte se resumen a continuacin.
Artculos publicados en 2006
A Five Three Level Neutral Point Clamped Converter Using DSP And FPGA Based
Control Scheme. [11]. Este artculo presenta el desarrollo de un inversor conectado
en topologa NPC (Neutral Point Clamped) de tres niveles para el control de motores
de cinco fases. El inversor fue implementado con IGBT (Insulated Gate Bipolar
Transistor). El patrn PWM es generado por un FPGA de la familia Spartan II,
fabricado por Xilinx, mientras que el sistema de medicin de la tensin y de la
corriente y se realiz con un DSP.
Digital Anti-Windup PI Controller for Variable-Speed Motor drives Using FPGA and
Stochastic Theory [12]. El artculo presenta la implementacin de la teora de control
estocstica en un FPGA de la familia Spartan 3, fabricado por Xilinx, con la finalidad
de evitar el efecto windup del control PI (Proporcional Integral) cuando este se
satura. La aplicacin esta orientada al control de motores de induccin de baja
potencia.
Performance Evaluation of an FPGA Controlled Soft Switched Inverter [13]. En este

artculo se describe el desarrollo de un control de conmutacin suave a cero
corriente (ZCS, Zero Current Switching) para un inversor puente completo con carga
resonante. El inversor fue implementado con MOSFET (Metal Oxide Semiconductor
Field Effect Transistor). La tcnica de modulacin PDM (Pulse Density Modulation)
fue implementada en un FPGA de la familia ACT2/1200XL, fabricado por Actel.
An FPGA-Based Digital Modulator for Full- or Half Bridge Inverter Control [14]. El
artculo presenta el desarrollo de un modulador digital para el control de inversores
puente completo o medio puente. Los inversores fueron realizados con IGBT y la
tcnica de modulacin AVC (Asymmetrical Voltage-Cancellation) que esta basada
en la conmutacin ZCS, fue implementada en un FPGA de la familia Cyclone,
fabricado por Altera.
A New Duty Cycle Control Strategy for Power Factor Correction and FPGA
Implementation [15]. El artculo presenta el desarrollo de un sistema digital para la
correccin del factor de potencia (PFC, Power Factor Corrector) variando el ciclo de
trabajo la seal PWM que gobierna un convertidor elevador (Boost). El sistema PFC
digital fue implementado en un FPGA de la familia Spartan IIE, fabricado por Xilinx.
FPGA- Based Speed Control IC for PMSM Driver with Adaptive Fuzzy Control [16].
El artculo presenta el control de velocidad de una mquina sncrona de imanes
permanentes (PMSM, Permanent Magnet Synchronous Machine). La ley de control
difusa adaptiva fue implementada en un FPGA de la familia Cyclone II, fabricado por
Altera. Los autores de este artculo reportaron que cuando el FPGA ejecuta tareas
en paralelo, se logra mejorar el desempeo dinmico de la PMSM.
5
Design and Implementation of a FPGA-Based Controller for Resonant Inverters [17].

El artculo presenta el diseo y la implementacin de un controlador para un inversor
resonante. El controlador fue realizado con el modelo de pequea seal en lazo
cerrado. La capacidad del control incluye el ajuste de la frecuencia y del ciclo de
trabajo de la seal de modulacin. El FPGA empleado fue de la familia VirtexII,
fabricado por Xilinx.
FPGA Based control IC Multilevel Inverter [18]. Se presenta el desarrollo de un

inversor multinivel monofsico. La topologa del inversor fue la de puentes completos
en cascada. El nmero de niveles fue de nueve, de manera que la cantidad de
patrones PWM fue de diecisis. La tcnica de modulacin fue SPWM (Sinusiodal
PWM), la cual fue implementada en un FPGA de la familia Cyclone, fabricado por
Altera.
FPGA Implementation of PWM Control Technique for Three Phase Induction Motor
Drive [19]. El artculo presenta un sistema digital implementado en un FPGA de la
familia Spartan II, fabricado por Xilinx. El sistema digital controla la operacin de un
motor trifsico de 3 HP (Horse Power). El sistema tiene la capacidad de ajustar los
parmetros de velocidad, torque, aceleracin desaceleracin y direccin de giro del
motor. Es importante mencionar que la alimentacin al motor fue suministrada por
inversor convencional.
La revisin de la literatura demuestra que el empleo de dispositivos programables

tipo FPGA est firmemente establecido como una manera de aligerar el consumo de
recursos de los DSP usados como bloque de gobierno para convertidores de altas
prestaciones.
1.4 Propuesta de solucin
Se propone desarrollar un bloque auxiliar que, bajo la supervisin del DSP, se encargue
de la operacin del inversor multinivel, calculando correctamente los instantes de
conmutacin, y generando con precisin las seales de mando para los transistores. En
lo sucesivo, este bloque se denominar Modulador PWM, y se utilizar un FPGA para
implementarlo.
La figura 1.2 muestra un diagrama de bloques de un sistema de generacin de
electricidad elico en el que se propone el uso del Modulador PWM implementado en
un FPGA.
Figura 1.2. Sistema de generacin elico con inversor multinivel en cascada.

El sistema de la figura 1.2 cuenta con un convertidor esttico de potencia plena,
en cuya etapa inversora cuanta con un conjunto de interruptores conectados en la
topologa de puentes completos en cascada, a la que en lo subsecuente se le llamar
multinivel en cascada. Por otro lado, un Modulador PWM implementado en un FPGA,
genera las seales de gobierno para los interruptores de la etapa inversora.
1.5 Justificacin
El diseo e implementacin del modulador PWM en FPGA, para un esquema como el
de la figura 1.2, representa una alternativa de solucin actual a la generacin de
electricidad.
Es importante mencionar que el uso del FPGA en aplicaciones de sistemas
industriales va en aumento. Por otro lado, el modulador se sumaria a los trabajos de
investigacin que se desarrollan en nuestro pas en instituciones como; IIE [7] y el
Centro Nacional de Investigacin y Desarrollo Tecnolgico (CENIDET) [20,21], con
relacin a los temas de ER. Debemos enfatizar que los temas de ER estn tomando
gran relevancia a nivel mundial debido a los problemas ambientales a los que nos
estamos enfrentando.
Otra justificacin de carcter tcnico es que un FPGA sobre sale de dispositivos
similares como C y DSP, cuando se les compara en la ejecucin de un mismo
algoritmo que se ejecuta en los tres dispositivos con una base de tiempo igual. La
capacidad de un FPGA para ejecutar tareas en paralelo [22], le permite resolver una
tarea en un menor tiempo. La figura 1.3 muestra de forma grfica la comparacin entre
los tres dispositivos.
Figura 1.3. Comparacin entre dispositivos C, DSP y FPGA.

(Figura 9 de [22]).
1.6 Objetivos y metas
Objetivo general
Desarrollar un Modulador PWM, para inversores multinivel, basado en un dispositivo
programable en hardware.
Objetivos particulares
Determinar qu FPGA es adecuado para la aplicacin.
Implementar una tcnica de modulacin de altas prestaciones, que permita variar

tanto el ndice de modulacin en amplitud, as como, la frecuencia de la tensin de
salida del inversor.
Verificar el rendimiento del Modulador PWM.
Realizar una interfaz HMI (Human Machine Interface), que permita al usuario
controlar los principales parmetros del Modulador PWM.
1.7 Alcances
Los alcances del trabajo para el tema de tesis fueron:
La implementacin del Modulador PWM en un FPGA.
La validacin del Modulador PWM se realiz en un prototipo de baja potencia del

inversor multinivel en cascada trifsico.
No se contempl el diseo, construccin y puesta en operacin de un inversor

multinivel en cascada de mediana o alta potencia.
1.8 Beneficios
El desarrollo del Modulador PWM en un FPGA, pretende ser una contribucin

sustantiva al desarrollo de la MEM.
Hacer uso de dispositivos como el FPGA en el desarrollo de sistemas elctricos de

potencia, es permitir que stos sistemas sean verstiles, reutilizables y compactos.
Por otro lado, es importante mencionar que en los campos de la docencia e
investigacin el FPGA representa un dispositivo de mucho inters ya que se
encuentra en el estado del arte.
1.9 Estructura del documento

En el captulo 2 se describen los fundamentos tericos necesarios para el desarrollo del
tema de tesis, con base en stos se realiz la seleccin de la topologa del inversor
multinivel, la tcnica de modulacin y el tipo de FPGA a utilizar en el desarrollo del
Modulador PWM.
En el captulo 3 se presenta el diseo e implementacin de la tcnica de
modulacin de alta prestaciones en el FPGA. La programacin del FPGA se llev acabo
con el software LabVIEW (Laboratory Virtual Instrument Engineering Workbench) con
una versin de evaluacin.
En el captulo 4 se describen las pruebas y resultados obtenidos en la validacin
del Modulador PWM. Las pruebas de operacin se realizaron con un inversor multinivel
trifsico de baja potencia, en este captulo tambin se muestran los resultados de
simulacin realizados en PSIM, desarrollado por Powersim.
Por ltimo, en el captulo 5 se presentan las conclusiones y los trabajos a futuro
que se sugieren realizar al Modulador PWM en FPGA.
1.10 Referencias
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SystemsA Review, IEEE Transactions on Industrial Electronics, Vol. 54, No. 4,
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11
12
Captulo 2. Fundamentos Tericos

2.1 Introduccin
En los ltimos aos los aspectos ms relevantes a evaluar en los inversores multinivel
han sido: la reduccin del contenido de armnico en la tensin de salida y la reduccin
de la EMI (Electro Magnetic Interference), aspectos en los que son superiores a los
convencionales. La seleccin de una topologa del inversor multinivel para una
aplicacin no resulta ser obvia, hasta ahora es un reto no resuelto en la literatura.
Por otro lado, las tcnicas de modulacin tienen una estrecha relacin con las
prdidas por encendido, por apagado y por conduccin, lo que se ve reflejado en el
contenido armnico de la tensin de salida del inversor, por lo tanto se debe ser
cuidadoso en la seleccin de la tcnica de modulacin.
En cuanto a la eleccin del tipo de FPGA para realizar el Modulador PWM, esta se
realiz con base en; la revisin del estado del arte presentado en el captulo anterior y,
un estudio de mercado de sistemas embebidos.
En este captulo se describen los fundamentos tericos que son la base para
realizar el Modulador PWM, estos fundamentos permitieron seleccionar la topologa del
inversor, la tcnica de modulacin y el FPGA.
2.2 Inversores multinivel
Los inversores multinivel, resuelven el principal inconveniente de los inversores
convencionales (tres niveles), que es el deterioro de la calidad de la energa en la red
elctrica a la que se encuentran conectados. Adems, cuando se les compara con los
inversores convencionales considerando un nivel de potencia equivalente, los
inversores multinivel pueden presentar un contenido armnico inferior [1,2]. En
consecuencia, con los inversores multinivel tambin puede reducirse el tamao, peso y
costo de los filtros de salida.
La forma ms general de entender los inversores multinivel es considerarlo como
un divisor de tensin. La figura 2.1 muestra la forma general de cmo la tensin de
salida de CA se obtiene a partir de varios niveles de tensin de CD de entrada, siendo
esta la diferencia bsica respecto a un inversor convencional, donde la tensin de CD
de entrada es de un solo nivel [3].
Figura 2.1. Esquema general de un inversor multinivel.

(Figura 1.5 de [3]).
Las principales caractersticas de los inversores multinivel son [4]:
La disposicin del voltaje de CD de entrada en mltiples niveles permite aumentar

varias veces la tensin de salida del inversor empleando interruptores de una misma
capacidad que en un inversor convencional.
Cada interruptor debe bloquear solamente la tensin correspondiente a un nico

nivel de CD, evitando de esta manera el inconveniente del equilibrado esttico y
dinmico de la conexin en serie de los dispositivos electrnicos.
La potencia de los inversores se incrementa al emplear voltajes mayores, sin

necesidad de incrementar la corriente, evitando as mayores prdidas durante la
conduccin, y por consecuencia, se mejora el rendimiento del inversor.
El voltaje de salida en un inversor multinivel presenta un contenido armnico menor

que el que se logra con un inversor convencional de potencia equivalente.
Tericamente podra obtenerse una distorsin armnica total (THD, Total Harmonic
Distortion) nula si se dispone de un nmero infinito de niveles de la tensin de
entrada.
En aplicaciones con motores se genera una tensin de modo comn inferior; por
tanto, se reduce la corriente parsita que circula por los rodamientos del motor
alargando su vida til. Empleando un mtodo de modulacin adecuado se puede
llegar a cancelar la tensin en modo comn.
Pueden operar con un intervalo amplio en la frecuencia de conmutacin

considerando las caractersticas de velocidad de los interruptores. En general, con
los inversores multinivel se consiguen mejores formas de tensin y corriente de
salida al aumentar la frecuencia de conmutacin.
La respuesta dinmica del inversor es ms rpida, por tener ms niveles de tensin

de salida y emplear filtros de menor tamao.
14
Actualmente la investigacin y desarrollo de los inversores multinivel se centra en

tres topologas [1, 5, 6].
Inversor de diodos enclavados (Diode-Clamped Converter).
Inversor con capacitores flotantes (Flying-Capacitor Converter).
Inversor multinivel de puentes completos conectados en cascada (Cascaded FullBridge Converter).
Un estudio del estado del arte [6] de las tres topologas mencionadas arriba se
resume en una tabla, sta se muestra en la tabla 2.1:
Tabla 2.1. Comparacin de inversores multinivel.
(Tabla I de [6]).
Topologa
Dos niveles
NPCMLI
FCMLI
CCMLI
Interruptor principal por

fase, con diodo free
wheeling
2(n-1)
2(n-1)
2(n-1)
Diodos enclavados por

fase
(n-1)*(n-2)
Capacitores bus de CD
(n-1)
(n-1)
(n 1)
2
Capacitores a
balancear por fase
(n 1) * (n 1)
2
Tcnica de control
SPWM ms popular
Portadora
nica
Multiportadora
Phase
Disposition
Multiportadora
Phase
Disposition
Amplitud normalizada
de la fundamental de
tensin
Mf
2
(n 1) * Mf
del armnico de la
tensin de fase (en el
peor caso)
0.312
Mf=1
0.063
Mf=0.7
0.065
Mf=0.7
0.08
Mf=0.7
del armnico de la
tensin fase a fase (en
el peor caso)
0.312
Mf=1
0.065
Mf=0.7
0.065
Mf=0.7
0.08
Mf=0.7
THD(%) de la tensin
de fase de salida
156.1%
32.9%
33.1%
33.2%
(n 1) *
Mf
2
0
Multiportadora
Phase Shifted
(n 1) * Mf
15
Continuacin de la tabla 2.1

Topologa
Dos
niveles
NPCMLI
FCMLI
CCMLI
Costo
0.85
0.85
Desbalance de tensin
Pequeo
Mediano
Alto
Muy pequeo
Aplicaciones
Sistema para
motores,
STATCOM
Sistema para
motores,
STATCOM
Fotovoltaicos,
celdas de
combustible, etc.
En particular, en este trabajo de tesis se eligi realizar el Modulador PWM para la

topologa multinivel de puentes completos conectados en cascada, a la que en lo
subsecuente se le llamar multinivel en cascada. La eleccin de la topologa multinivel
en cascada se fundament en las razones siguientes:
La conexin por etapas permite tener un inversor modular, lo que facilita la

sustitucin de elementos ante una accin de mantenimiento.
La topologa es tolerante a fallos ya que, ante una falla de una etapa del inversor, el
nivel de tensin de salida se reduce sin que el inversor salga de operacin [7].
La topologa ha sido implementada exitosamente en diversas aplicaciones [8, 9, 10,

11, 12, 13]
Las desventajas de esta topologa son:
Las fuentes de alimentacin de cada etapa debern estar aisladas, por lo que sera
necesario utilizar transformadores independientes acompaados con su respectivo
puente de diodos para rectificar las seales, lo que incrementa el costo.
La complejidad del control aumenta en proporcin al nmero de niveles del inversor.
Es importante mencionar que la topologa de inversor multinivel en cascada se

encuentra en el estado del arte en aplicaciones de sistemas de generacin de energa
elctrica por medios elicos [12, 13].
Las figuras 2.2 y 2.3 muestran los esquemas en los que se utilizan los inversores
multinivel en cascada.
16
Inversor multinivel en cascada
PEBB
PEBB
PEBB
PEBB
PEBB
PEBB
RED
ELCTRICA
PEBB = Power Electronic Building Block
Figura 2.2. Inversor multinivel en cascada conectado a un aerogenerador.

(Figura 8 de [12]).
En la figura de 2.2 se puede ver un aerogenerador de baja velocidad de imanes
permanentes, con estator de multipolos conectado a un bloque electrnico de potencia
(PEBB, Power Electronic Building Block). Mientras que en la figura de 2.3 se puede ver
generador sncrono de imanes permanentes, tambin con estator de multipolos
conectado a un convertidor esttico de potencia plena.
Inversor de 5 niveles
Turbina de
viento
Red
Elctrica
PMSG = Permanent Magnet Synchronous Generator
Figura 2.3. Estructura principal de una fuente de tensin trifsica.

(Figura 8a de [13]).
2.3 Modulacin de Inversores multinivel
En general, las estrategias de modulacin PWM para las topologas multinivel
presentan la desventaja de aumentar su complejidad de implementacin, en la medida
que se busca sintetizar una tensin en forma sinusoidal con un nmero grande de
niveles. Esto se debe principalmente al uso de circuitos analgicos, como los
comparadores, que ocasionan que crezca el tamao del modulador e influyen en la
posibilidad de falla y, por consiguiente, una disminucin en la capacidad de modificacin
del modulador.
17
A lo largo del tiempo, diversos investigadores en la materia han intentado clasificar

las tcnicas de modulacin de distinta manera [5,11,14,15,16,17], la clasificacin ms
reciente se muestra en la figura 2.4 [17].
Figura 2.4. Clasificacin de las tcnicas de modulacin.

(Figura 7 de [17]).
La tcnicas de modulacin con mayor frecuencia de uso en los inversores
multinivel son tres; vectorial, eliminacin selectiva de armnicos y sinusoidal, las cuales
destacan sobre todas las dems, gracias a sus buenas prestaciones. Las tres tcnicas
son bsicamente una extensin o modificacin a las estrategias PWM empleadas en los
inversores convenciones [18,19]. Enseguida se describe cada una de ellas.
2.3.1 Vectorial
La tcnica de modulacin vectorial SVM-PWM (SVM, Space Vector Modulation)
fue ampliamente usada en los aos 80s en convertidores convencionales. Una de las
razones por la que tuvo bastante xito fue su caracterstica de aprovechar al mximo el
bus de CD, ya que poda operar al inversor en la zona de sobre modulacin [20]. La
modulacin vectorial para inversores convencionales permiti que el control de los
interruptores fuese de alta eficiencia.
En la modulacin SVM-PWM la tensin de salida deseada se puede expresar
como un vector de referencia dentro del diagrama vectorial de tensiones, cuya longitud
se relaciona con la amplitud y la velocidad de giro del vector es igual a la frecuencia
deseada de la tensin de salida.
Las principales caractersticas de la modulacin SVM-PWM son:
18
Del anlisis espectral de la tensin de salida, se ha observado que la magnitud de la

componente fundamental es de hasta 23 Vcd cuando el ndice de modulacin en
amplitud m es igual a 1 [20].
Seleccionando apropiadamente la secuencia de los vectores se pueden reducir las

prdidas de conmutacin del inversor.
La modulacin se puede solucionar en el dominio de Park o D-Q.
La complejidad de la seleccin de los vectores de estado y de los estados

redundantes se incrementan de manera severa cuando se incrementa el nmero de
niveles.
Es precisamente el ltimo punto de sus caractersticas lo que representa una

complejidad matemtica para su implementacin, lo que ha limitado su uso de una
forma ms amplia en el disparo de interruptores de inversores multinivel.
2.3.2 Eliminacin selectiva de armnicos
La tcnica de eliminacin selectiva de armnicos SHE-PWM (Selective Harmonic
Elimination), es una estrategia de modulacin a frecuencia fundamental, tambin
conocida como Staircase Modulation [21]. Una caracterstica importante de este tipo de
modulacin es la eliminacin del contenido armnico de baja frecuencia, de la tensin
de salida del inversor. Sin embargo, el ndice de modulacin de amplitud m no tiene un
intervalo amplio de operacin, motivo por el cual no se tiene un control adecuado sobre
la amplitud de la tensin.
El principal problema asociado con esta tcnica, es obtener la solucin analtica
del sistema de ecuaciones trascendentales no lineales. Para ello se ha requerido
emplear paquetes computacionales sofisticados como MATLAB (MATrix LABoratory)
con herramientas (toolboxes) como GAOT (Genetic Algorithm Optimizations Toolbox),
en donde se realizan programas con algoritmos que permiten resolver el inconveniente
del reducido intervalo en el ndice de modulacin de amplitud m y, que adems
optimicen el THD y el factor de distorsin (DF, Distortion Factor) de la tensin de salida
del inversor [22,23]. La implementacin de esta tcnica ha dado buenos resultados,
pero su complejidad matemtica se incrementa cuando el inversor a gobernar es de
ms de tres niveles.
2.3.3 Sinusoidal PWM
La tcnica de modulacin ms popular para el disparo de los interruptores en los
inversores multinivel es la sinusoidal natural o SHPWM (Sub-Harmonic PWM). Su
popularidad se debe a su simplicidad y los buenos resultados que en todos los
escenarios de operacin, incluso en la sobremodulacin, en donde la magnitud de
componente fundamental de la tensin de salida del inversor se encuentra hasta en 4/
Vcd [24].
19
La tcnica SHPWM parte de la comparacin de una seal moduladora (sinusoidal)

con varias seales portadoras (triangulares) para generar los patrones PWM. La tcnica
SHPWM para inversores multinivel se puede dividir bsicamente en dos categoras:
1)
2)
Disposicin de portadoras, que a su vez se dividen en tres:

a)
Disposicin de fase PD (Phase Disposition)
b)
Disposicin opuesta de fase POD (Phase Opposition Disposition)
c)
Disposicin alterna opuesta de fase APOD (Alternative Phase Opposition

Disposition)
Corrimiento de fase de portadoras PSPWM (Phase Shifted Pulse Width

Modulation)
Para la implementacin de cada una de las tcnicas arriba mencionadas se

requieren n-1 seales portadoras por cada nivel (n=nivel) por fase deseado en la
tensin de salida. Enseguida se describe cada una de las variantes, tomando como
base un inversor multinivel monofsico de 5 niveles, de manera que el nmero de
portadoras es igual a cuatro.
a) PD. La fase en cada una de las seales portadoras es similar y slo se encuentran
desplazadas por un nivel positivo y negativo de CD. Ver figura 2.5.
Figura 2.5. Portadoras y Moduladora de PD.

b) POD. Esta tcnica las seales portadoras que se encuentran por encima de cero
tienen un corrimiento en fase de 180 con respecto a las seales portadoras que se
encuentran por debajo de cero. Ver figura 2.6.
20
Figura 2.6. Portadoras y Moduladora de POD.

c) APOD. La disposicin de las seales portadoras es de 180 una respecto a la otra y
desplazadas un nivel positivo y negativo de CD. Ver figura 2.7.
Figura 2.7. Portadoras y Moduladora de APOD.

Las tcnicas PD, POD y APOD se emplean con mucha frecuencia en inversores
multinivel de diodos enclavados [6, 14, 15].
2) PSPWM. En esta tcnica las seales portadoras se encuentran
desfasadas segn la cantidad de niveles n que se tenga en el inversor. El
defasamiento se determina por:
360
(1)
n 1
21
La caracterstica principal de esta tcnica es la de realizar corrimientos de fase

entre portadoras con la finalidad de posicionar el rizo de conmutacin a una frecuencia
mayor a la de conmutacin, lo que reduce el contenido armnico de la tensin de salida.
La figura 2.8 muestra el corrimiento de fase entre portadoras de 90.
Figura 2.8. Portadoras y Moduladora de PSPWM.

Por sus buenos resultados la tcnica PSPWM, se recomienda para el disparo de
interruptores conectados en la topologa multinivel en cascada [6, 14, 15].
Despus de haber analizado las diversas tcnicas de modulacin, se seleccion la
de multiportadoras con corrimiento de fase (PSPWM), ya que esta cuenta con las
mejores prestaciones, razn por la cual se ha implementado con xito en diversas
aplicaciones [11, 13, 25, 26, 27, 28, 29]. Las principales caractersticas de la tcnica
PSPWM son:
Bajo contenido armnicos en la tensin de salida.
Capacidad para variar la amplitud de la tensin de salida (ndice de modulacin de

amplitud m variable).
Permite equilibrar un posible desbalance en las tensiones de las fuentes de CD del

inversor (balance del bus de CD).
2.4 Dispositivo FPGA

Los PLD son circuitos integrados de la subfamilia de los circuitos integrados de
aplicacin especfica ASIC (Applications-Specifics Integrated Circuit). Los ASIC son
considerados de alta eficiencia, debido a que su tamao es bastante pequeo; en
consecuencia, sus trayectorias de conexiones son muy cortas, lo que da lugar a una de
sus caractersticas principales: un bajo consumo de energa. Los niveles de
configuracin de un ASIC pueden estar en el campo de lo fsico, por la construccin del
22
hardware, o a nivel lgico, por la configuracin por software. Ello depende del
subconjunto o tipo de ASIC que se emplee. Dentro de los ASIC sobresalen los FPGA,
que son un arreglo de compuertas (Gate Array) tolerante a errores de diseo y
reprogramable por el usuario [30].
Internamente, un FPGA esta compuesto por un nmero finito de recursos
predefinidos, con interconexiones programables para implementar un circuito digital
reconfigurable. Los recursos predefinidos se encuentran integrados bsicamente por:
CLB (Configurable Logic Block): Estos bloques van desde una simple compuerta
hasta mdulos complejos y suelen incluir Flips-Flops (FF) y tablas de consulta
(LUT, Look Up Tables) para facilitar la implementacin de circuitos
combinacionales y secuenciales.
Trayectorias de interconexin (Routing Channel): La estructura de interconexin

interna en un FPGA consiste en un conjunto de pistas o trazas que pueden
conectarse mediante elementos de conexin programables.
Bloques entrada/salida (I/O, Input/Output). Constituyen una interfaz bidireccional

programable de conexin de entrada/salida; son el medio de comunicacin con
perifricos (circuitos externos) al FPGA.
En la figura 2.9 se muestra un diagrama general de la constitucin de un FPGA.
Figura 2.9. Diagrama general de un FPGA.

El diseo y la implementacin de las arquitecturas generales de un FPGA se
encuentran escasamente descritas en la literatura abierta, debido a que mucha de la
informacin es propiedad de los fabricantes. Adems, no todos los FPGA son iguales ya
que su arquitectura depende del fabricante. Con la finalidad de brindar un mejor
panorama sobre la funcionalidad de un FPGA, a continuacin se describen los
elementos que lo integran.
23
2.4.1 Bloque lgico configurable

La arquitectura del CLB vara de un FPGA a otro y bsicamente se distingue por la
manera en que los FF y las LUT estn dispuestos [31]. Un esquema general de la
constitucin de un CLB se muestra en la figura 2.10.
Acarreo de salida
Salida combinacional
Entradas
[0:3]
LUT
D
Flip-Flop
Salida secuencial
Trayectoria
de acarreo
Acarreo de
Reloj
entrada
Figura 2.10. Esquema general de un CBL.

(Figura 2 de [31]).
Cada CLB puede ser tan simple como una LUT de 3 entradas o tan compleja
como una ALU (Arithmetic Logic Unit) de 4 bits. La diferencia en el tamao del bloque
es comnmente denominada granularidad del bloque lgico. El nivel de granularidad en
un FPGA tiene un gran impacto en el tiempo de configuracin del dispositivo. Por
ejemplo, un dispositivo con una granularidad fina, para realizar clculos pequeos,
emplea muchos puntos de configuracin y requiere de ms bits de datos durante su
configuracin [32]. Por ejemplo, un CLB de un FPGA de la familia Spartan 3, fabricado
por Xilinx [33], se compone de cuatro slices (trmino propio de Xilinx para referirse a
las unidades bsicas de un FPGA) interconectados como se muestra en la figura 2.11.
Figura 2.11. Arreglo de slices en un CLB en un FPGA Xilinx.

(Figura 16 de [33]).
24
Los cuatro slices (X0Y0, X0Y1, X1Y0 y X1Y1) tienen en comn los elementos
siguientes:
1) Generadores de funciones lgicas implementados en LUT de 4 entradas (LUT4 (G)
y LUT4 (F)).
2) Registros de almacenamiento (Registers).
3) Multiplexores (F5MUX y FiMUX ).
4) Circuitos lgicos para el manejo de acarreo (carry) y compuertas lgicas aritmticas.
Tanto la pareja de slices de la izquierda (sliceM) X0Y0 y X0Y1, como la ubicada
en la derecha (sliceL) X1Y0 y X1Y1, utilizan elementos para proveer las funciones
lgicas, aritmticas y de ROM (Read Only Memory).
Por otro lado, los sliceM (los de la izquierda) soportan dos funciones adicionales,
que son:
1) Almacenamiento de datos usando RAM16 (Random Access Memory) distribuida.
2) Corrimiento de datos con registros de 16 bits (SRL16).
Para ejemplificar mejor lo descrito en la figura 2.12, se presentan los recursos de
cada uno de los slices.
Figura 2.12. Recursos de los slice de un FPGA de Xilinx.

Las LUT son los componentes ms tiles en el arreglo de los CLB, ya que
permiten implementar cualquier funcin booleana. En cuanto a los FF, stos pueden
usarse para realizar un pipeline (tcnica para realizar un proceso en paralelo), que es
una de las caractersticas ms sobresalientes de los FPGA.
Por otro lado, los circuitos de acarreo son recursos especiales del CLB y cuya
finalidad es acelerar los clculos que requieran el corrimiento de bits a la derecha o a la
izquierda en registros. Los corrimientos son necesarios para ejecutar operaciones
aritmticas como divisin y multiplicacin.
25
Los CLB de FPGA ms recientes incluyen compuertas XOR y multiplicadores con

sumador, lo que permite implementar de manera eficiente una gran variedad de
funciones matemticas. Estos bloques son conocidos como DSP48 para Virtex de Xilinx
[34], DSP Block para Stratix de Altera, o sysDSP Block para ECP de Lattice.
2.4.2 Trayectorias de interconexin
La arquitectura de ruteado de un FPGA consiste en un conjunto de bloques de
conexin programables. Los bloques de conexin pueden ser alambres o multiplexores.
El objetivo de los bloques de conexin es conectar, de manera eficaz, las lneas y
columnas existentes entre CLB.
El software de configuracin de los FPGA tiene toolbox para la interconexin
(place and route) de las trayectorias de ruteado. Ests herramientas son las encargadas
de decidir en cules elementos lgicos se implementar la lgica diseada por el
usuario y, cmo deben programarse las interconexiones para que el diseo funcione de
acuerdo con las especificaciones de tiempo y los retardos que se han definido.
Por otro lado, la arquitectura de ruteado tambin depende del fabricante y del tipo
de FPGA a utilizar [35]. Por ejemplo, para un FPGA de la familia XC2000, fabricado por
Xilinx, se utilizan tres tipos de recursos de interconexin, que son:
1) Conexiones directas,
2) conexiones de propsito general y
3) lneas de largo recorrido.
En la figura 2.13 se muestra como los tres tipos de conexiones.
Figura 2.13. Interconexin de CLB en un FPGA Xilinx.

(Figura 6 de [35]).
26
En la figura 2.13 se puede observar que las conexiones directas slo son para
proporcionar un enlace entre CLB vecinos superior, inferior y a la derecha. Si hay
necesidad de conectar una red a un CLB ms lejano, se tienen que utilizar las
conexiones de propsito general, que son segmentos de pista dispuestas horizontal y
verticalmente a lo largo de todo el FPGA. Su longitud est limitada siempre a la
distancia lejana entre 2 CLB, por lo que, para realizar conexiones ms largas, hay que
utilizar las matrices de interconexin (GRM, General Routing Matrix), las cuales
permiten distribuir seales de reloj y de reset. Esta red de distribucin GRM, puede
llevar las seales de reloj a todos los CLB con poca diferencia de tiempo (Skew).
Es importante mencionar que la interconexin entre los CLB con el hardware del
FPGA es de gran importancia ya que, cuando el porcentaje de CLB se incrementa
significativamente en un FPGA, a las herramientas de ruteo automtico se les dificulta
obtener los enlaces necesarios entre los bloques. Por tanto, es necesario tener buenas
estructuras de interconexin en los FPGA.
2.4.3 Bloques de entrada/salida (I/O)
La interfaz de entrada/salida, es otra componente particular que tienen los FPGA.
Por ejemplo, para un FPGA de la familia Spartan 3E, fabricado por Xilinx [33], divide las
I/O del integrado en cuatro bancos que se pueden configurar para tener una interfase
con lgica de diferentes estndares elctricos de manera independiente. Los cuatro
bancos se configuran aplicando diferentes tensiones de alimentacin a los pines,
denominados Vcco y VREF. Al utilizar diferentes valores de Vcco para los distintos bancos
se puede tener un sistema con interfase a diferentes familias lgicas, dentro del mismo
FPGA. La figura 2.14 muestra la distribucin de los bancos de un FPGA Spartan 3E.
Figura 2.14. Bancos de I/O de un FPGA de Xilinx.

La tabla 2.2, contiene la informacin de las familias con las que el FPGA puede
conectarse, con respecto al estndar elctrico.
27
Tabla 2.2 Interfaz I/O con diversos estndares.

(Tabla 6 de [33]).
VCCO Alimentacin/Compatibilidad.
Estndar
I=entrada; I/O=entrada/salida; O=salida

1.2V
1.5V
1.8V
2.5V
3.3V
LVTTL
--
--
--
--
I/O
LVCMOS33
--
--
--
--
I/O
LVCMOS25
--
--
--
I/O
LVCMOS18
--
--
I/O
LVCMOS15
--
I/O
LVCMOS12
I/O
PC33_3
--
--
--
--
I/O
PCI66_3
--
--
--
--
I/O
HSTL_I_18
--
--
I/O
HSTL_III_18
--
--
I/O
SSTL18_I
--
--
I/O
SSTL2_I
--
--
--
I/O
Los bloques de I/O pueden programarse para realizar una conexin de entrada,
salida o de tercer estado (alta impedancia). Las tres seales se comportan como sigue:
La seal de entrada: Introduce informacin a los componentes internos del FPGA

para que se procese de acuerdo con las funciones programadas.
La seal de salida: Es la encargada de proporcionar la salida de los datos

procesados en los componentes internos del FPGA hacia su interfaz externa.
La seal del tercer estado: Determina cuando una conexin de salida est en
estado de alta impedancia, con la finalidad de no causar interferencia con otras
conexiones en la interfaz externa con el FPGA.
2.4.4 Bloque de memoria

Un componente que es ampliamente utilizado en la implementacin de los diseos
digitales, es la memoria. La familia Spartan 3E, contiene bloques de memoria embebida
llamados BRAM (Block Random Access Memory). La arquitectura de los BRAM esta
basada SRAM (Static Random Access Memory), en las cuales no es necesario hacer
un refresh para conservar la informacin.
Una BRAM contiene 18kb, los cuales se dividen en 16kb asignados para el
almacenamiento de datos y, en algunas configuraciones de memoria, los 2kb son
asignados en bits de paridad. Fsicamente, la BRAM es una memoria de puerto dual
que puede leerse y escribirse al mismo tiempo. La relacin entre el ancho y la
28
profundidad de cada BRAM es configurable. Incluso, mltiples bloques pueden ser

conectados en cascada para crear memorias ms anchas y/o ms profundas.
La Figura 2.15 muestra un esquema general de una BRAM de la familia Spartan
3E.
a) Memoria de puerto dual.
b) Memoria de un puerto simple.
Figura 2.15. Memoria BRAM de un FPGA Spartan 3E.

Uno de los usos ms frecuentes de la BRAM es el almacenamiento de formas de
onda arbitrarias y tablas de funciones trigonomtricas, como seno y coseno, lo cual es
de gran utilidad cuando se requiere ejecutar el procesamiento digital de seales.
2.4.5 Bloque de control de reloj
Cada fabricante utiliza una arquitectura diferente para el control y distribucin de
reloj. Por ejemplo, para un FPGA Spartan 3 de Xilinx, el sistema de control del reloj
consiste en bloques integrados llamados DCM (Digital Clock Managers) que
proporcionan un control avanzado de los tiempos de ejecucin de las tareas a realizar
por el FPGA.
Los DCM tienen como principal funcin evitar retardos del reloj y, con ello, mejorar
el funcionamiento de sistema. Otra de las funciones que realizan los DCM es multiplicar
o dividir la frecuencia de reloj, para sintetizar una nueva frecuencia de reloj. Adems,
los DCM acondicionan la seal de reloj para contar siempre con un ciclo de trabajo al 50
%.
Dentro de los DCM, existen bloques especficos para controlar retardos de tiempo
denominados DLL (Delay Locked Loop). Cuando se utilizan relojes externos estos
bloques sincronizan el reloj interno con el reloj externo del sistema, controlando el
desplazamiento de fase entre los relojes y aseguran un retardo de distribucin similar
para la lgica interna del FPGA.
29
La figura 2.16 muestra el diagrama de bloques del controlador de reloj de un

FPGA Spartan 3E.
DCM
CLKFB
Entrada etapa
CLKIN
Entrada salida
Corrimiento de fase
Pasos de retardo
PSINCDEC
PSEN
PSCLK
DFS
RST
Estado lgico
CLK0
CLK90
CLK180
CLK270
CLK2X
CLK2X180
CLKDIV
Distribucin de reloj
de retardo
CLKFX
CLKKX180
LOCKED
STATUS[7:0]
Figura 2.16. Diagrama a bloques de un DCM.

Realizado el estudio de los principales recursos con los que cuenta un FPGA, se
tuvo un criterio ms amplio, esto permiti su seleccin.
2.5 Seleccin del FPGA
Recientemente la revista electrnica ESD (Embedded Systems Design) [36] y EEtimes
(Electronic Engineering Times) [37], fuentes de informacin ampliamente reconocidas a
nivel mundial por la veracidad de sus contenidos y relacionados con el estado del arte
del sistemas embebidos, realizaron un estudio de mercado llamado 2009 Embedded
Market Study [38]. El estudio revel que Xilinx ocupa desde hace unos aos el primer
lugar como proveedor de FPGA a nivel mundial en el desarrollo de sistemas
embebidos, con una cuota de mercado cercana al 80%. Tambin se encontr que el
segundo proveedor es Altera. Es importante mencionar que las diferencias entre Xilinx y
Altera, a nivel de silicio, son mnimas pues ambos fabricantes tienen productos
similares. Sin embargo, existen diferencias evidentes. Xilinx sigue apostando por la
reconfiguracin dinmica, mientras que Altera la ha descartado totalmente, lo que
significa que Xilinx permite a sus usuarios la modificacin o reconfiguracin con la
finalidad de mejorar o crecer sus sistemas digitales. Otra diferencia es el nivel de las
herramientas que se emplean para programar los FPGA, ya que Xilinx permite trabajar
a un nivel de programacin ms bajo que Altera.
En cuanto a la forma de programar los FPGA, solo cerca del 14% de usuarios de
FPGA utilizan los IP (Intellectual Property) para MicroBlaze (MicroBlaze es el nombre
del procesador embebido en los FPGA de la familia Spartan de Xilinx) y NIOS (NIOS es
el nombre del procesador embebido en los FPGA de Altera), an considerando que
30
tanto Xilinx y Altera, casi los regalan con la esperanza que los usuarios los adopten
tarde o temprano [30]. La figura 2.17 muestra los resultados del estudio de mercado
2009 Embedded Market Study.
76%
Xilinx
67%
54%
Altera
41%
18%
11%
Lattice
19%
9%
Actel
10%
Real
5%
Cypress
Estimado
3%
Quicklogic
2%
14%
Atmel
7%
5%
4%
Mentor Graphics
5%
Symplicity
3%
3%
2%
CADENCE
2%
2%
Otros
0%
10%
20%
30%
40%
Fabricantes
50%
60%
70%
80%
Figura 2.17. Resultados de 2009 Embedded Market Study.

(Diapositiva 67 de [38]).
El estudio de mercado realizado por las compaas ESD y EEtimes, as como, la
revisin del estudio del estado del arte, presentada en el captulo anterior, confirman
que Xilinx es el fabricante de FPGA que presenta las mejores alternativas de solucin
en la implementacin de sistemas embebidos, razones por las cuales se decidi
implementar el Modulador PWM un FPGA de Xilinx. La tarjeta de Xilinx que cubre
perfectamente los requerimientos en cuanto a tamao de memoria, velocidad de
procesamiento, cantidad de puertos entrada/salida, etc., para un desarrollo digital como
el Modulador PWM es un kit Spartan 3E. El kit esta integrado principalmente por los
dispositivos siguientes [39]:
FPGA matricula XC3S500E.
Arreglo de compuertas 500,000.
232 Entradas/Salidas.
92 Entradas/Salida Diferenciales.
20 Multiplicadores de longitud 18x18.
4 DCM.
Memoria no voltil matricula XCF04.
4 Mbit de memoria PROM (Programmable Read-Only Memory).
64 MB (512 Mbit) de memoria DDR SDRAM (Double Data Rate

Synchronous Dynamic Random Access Memory).
31
16 MB (128 Mbit) de memoria paralela tipo NOR Flash.
CPLD (Complex Programmable Logic Device) matricula XC2C64A.
LCD de pantalla verde 16 x 2.
Puerto para mouse PS/2.
Puerto de video VGA (Video Graphics Array).
Puerto para red 10/100 Ethernet.
2 puertos seriales RS-232.
Puerto USB de 25 Mbps.
Reloj de 50 MHz.
Conector de expansin Hirose FX2 de 100 hilos.
Seis conectores de expansin.
Cuatro canales para conversin digital analgico matricula LTC2664.
Dos canales para conversin analgico digital matricula

preamplificador de ganancia programable matricula LTC6912-1.
Perilla de Encoder con push-button.
Ocho leds.
Cuatro interruptores de desplazamiento.
Cuatro push-button .
Socket de ocho pines para reloj auxiliar.
LTC1407
con
La figura 2.18 muestra el kit Spartan 3E.
Figura 2.18. Tarjeta Spartan 3E de Xilinx.

(Figura 1 de [39]).
32
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2008.
35
36
Captulo 3. Diseo e Implementacin

3.1 Introduccin
En este captulo se escriben los aspectos relacionados con el diseo e implementacin
del Modulador PWM en el FPGA matricula XC3S500E del kit Spartan 3E. En la etapa
de diseo se describen los requerimientos de la tcnica de modulacin PSPWM. Por
otro lado, en la etapa de la implementacin se describe la manera y el lenguaje
empleado para la programacin del FPGA.
El Modulador PWM se implement para gobernar los interruptores de un inversor
multinivel en cascada trifsico, el cual fue diseado para generar siete niveles de
tensin de fase a neutro. Los limites mnimo y mximo que se implementaron en el
modulador para el control de la frecuencia en la tensin de salida, se fijaron de 50 a 70
Hz, respectivamente, con una resolucin de 0.01 Hz. Por otro lado, los lmites para el
control de la frecuencia de las seales portadoras se establecieron de 1 kHz a 5 kHz,
con una resolucin de 10 Hz.
3.2 Diseo del Modulador PWM
Como primer paso en el diseo del Modulador PWM, es necesario conocer los
requerimientos de la tcnica de modulacin PSPWM, los cuales se listan enseguida:
Seales sinusoidales (moduladoras) con frecuencia y amplitud variables. La

frecuencia de la moduladora define la frecuencia de la tensin de salida del
inversor. La cantidad de seales moduladoras depende del nmero de fases.
Seales triangulares (portadoras) con frecuencia variable y amplitud constante. El

cociente entre la frecuencia de la portadora y la frecuencia de la moduladora es el
ndice de modulacin en frecuencia mf de un inversor; se recomienda que este
ndice sea mayor o igual a 21 [1]. El nmero de seales portadoras por fase est
dado por el nmero de niveles menos uno.
Corrimiento de fase entre seales portadoras () definido por:

360
(1)
=
n 1
Donde, n es el nmero de niveles de fase a neutro.
Comparadores de magnitud entre las seales moduladoras y cada una de las

seales portadoras. El nmero de comparadores por fase tambin est dado por el
nmero de niveles menos uno.
Con base en los requerimientos citados, el diseo del modulador necesit

elementos como; generadores de seal sinusoidal y triangular, controladores de
corrimiento de fase de las mismas y un conjunto de comparadores. En la figura 3.1 se
muestra un diagrama a bloques del diseo del modulador.
Figura 3.1.Diagrama a bloques del Modulador PWM.

Hablando del patrn PWM que general en modulador, es importante mencionar
que, en un perodo de la seal moduladora, el ciclo de trabajo de los pulsos es variable
ya que el ancho de pulso depende del nivel de las seales portadora y moduladora en
cierto instante de tiempo. La figura 3.2 muestra cmo se realiza la variacin del ciclo de
trabajo de los pulsos.
Figura 3.2. Ciclo de trabajo variable.

3.2.1 Metodologa de diseo digital
Para implementar con xito los sistemas digitales en un FPGA, es necesario seguir la
metodologa que permite planificar y ordenar el desarrollo de los sistemas digitales en
dispositivos de hardware programable [2].
En la figura 3.3 se muestra el diagrama a bloques de la metodologa de diseo
digital que se sigue para implementar un sistema digital en un FPGA.
38
Figura 3.3 Diagrama de bloques de la metodologa del diseo digital.

(Figura 3-4 de [4]).
Las partes medulares de la metodologa de diseo digital son:
Especificacin y diseo: Las especificaciones debern describir los requerimientos

con los que debe contar la solucin. Al existir una especificacin formal se fincan
las bases sobre las que habr de realizarse el sistema digital.
Verificacin: La verificacin de la operacin de un sistema digital antes de realizar

su implementacin final, puede ser realizada por medio de una simulacin. La
simulacin permitir la redefinicin de aspectos de operacin del sistema y, el
reordenamiento de los recursos del dispositivo como; memorias, registros,
39
unidades aritmticas y estados de mquina, a este reordenamiento de recursos se

le conoce como RTL (Register Transfer Level).
Revisin final e Integracin: Si los pasos anteriores se siguieron de manera

correcta, entonces se puede proceder a la implementacin del sistema digital en el
FPGA.
Por otro lado, el esquema general de diseo del modulador en el FPGA

XC3S500E, se muestra en la figura 3.4. Del lado izquierdo de la figura se ve el
diagrama de flujo del diseo digital que se emplea en la programacin los FPGA. El kit
Spartan 3E, al centro de la figura, genera los patrones PWM que activan a los
interruptores del inversor, para que las conmutaciones de stos sinteticen la tensin de
salida con mltiples niveles y a la frecuencia de la seal moduladora.
Figura 3.4. Esquema general del Modulador PWM.

Es importante mencionar que en la implementacin del modulador, adems de los
generadores de seal, el control de fase y el conjunto de comparadores, tambin se
asignaron los puertos de salida del FPGA y se realiz la interfaz Hombre Mquina
(HMI, Human Machine Interface) con la cual el usuario controla la operacin del
inversor.
40
3.3 Implementacin del diseo

Los generadores de las seales sinusoidal y triangular se implementaron en los BRAM
(Block Random Access Memory) del FPGA. stos contienen la informacin de la
magnitud en un perodo completo de las seales. El control de corrimiento de fase se
hizo por medio de una operacin de substraccin entre registros como se describir
ms adelante.
A continuacin se describen se describen los detalles de cmo se program el
modulador en el FPGA.
3.3.1 Lenguaje VHDL
El lenguaje de programacin de los FPGA es el HDL (Hardware Description Language)
[3]. Este lenguaje, permite la implementacin de circuitos digitales complejos en
dispositivos que tienen capacidad de reconfiguracin de hardware. Empleando HDL, las
interconexiones de los sistemas digitales completos se realizan por hardware y no en
software. En la programacin de software, por ejemplo, la secuencia de instrucciones
que ejecuta un CPU (Central Processor Unit) es de manera serial, es decir, una detrs
de la otra, de manera que los efectos de una instruccin dependen exclusivamente de
los efectos de las instrucciones anteriores. En cambio, cuando se realiza la
programacin de hardware, se pueden realizar muchas tareas al mismo tiempo, es
decir, en paralelo, por lo que el uso del lenguaje HDL para disear e implementar
sistemas digitales en dispositivos programables en hardware como el FPGA permite
que se reduzca el tiempo en que se ejecuta una tarea.
A finales de la dcada de los 70s, con el propsito de contar con un estndar para
disear, modelar, y documentar circuitos digitales complejos, el gobierno de los Estados
Unidos patrocin la creacin del lenguaje VHDL (VHSIC, Hardware Description
Language), el que se usara para el desarrollo de los nuevos circuitos integrados de alta
velocidad Very High Speed Integrated Circuit (VHSIC) [3]. Posteriormente, el IEEE lo
estandariz con el nmero 1076. En 1996, el VHDL se convirti en un estndar IEEE1076.3 para el diseo de sistemas digitales.
El VHDL describe el comportamiento del sistema digital a implementar. Este
lenguaje usa diversos niveles de abstraccin para lograr su objetivo. En un principio, se
utiliz un lenguaje de descripcin que permita, mediante sentencias simples, describir
completamente un circuito. A estos lenguajes se les llam netlist puesto que eran
simplemente eso, un conjunto de instrucciones que indicaban la interconexin entre los
componentes de un diseo; es decir, se trataba de una lista de conexiones. A partir de
estos lenguajes simples, que ya eran autnticos lenguajes de descripcin de hardware,
se continuo trabajando en el desarrollo de herramientas computaciones para describir
los sistemas digitales, utilizando directamente un lenguaje con bloques en vez de usar
41
un listado ya que, desde el punto de vista del ser humano, los esquemas y bloques son
mucho ms sencillos de entender.
3.3.2 Lenguaje de programacin grfico
Histricamente, programar un FPGA haba sido tarea de ingenieros con un
conocimiento profundo de VHDL, lo cual exige transitar una curva de aprendizaje muy
pronunciada. Hoy en da, muchos proveedores de sistemas embebidos ofrecen
herramientas computacionales con lenguajes de programacin grficos o por bloques
como LabVIEW, desarrollado por National Instruments Simulink, desarrollado por
MathWorks. Estos lenguajes son considerados de alto nivel y alcanzan altos niveles de
abstraccin, por lo que logran la sntesis de circuitos digitales a partir su descripcin.
En particular el Modulador PWM se realiz con la versin de evaluacin de
LabVIEW 8.6, el cual incluye un toolbox para programar los FPGA de Xilinx (llamado
FPGA Module) [5]. Las caractersticas principales del mdulo son:
IP (Intellectual Property) a nivel de componentes CLIP (Component-Level

Intellectual Property) para facilitar la integracin de cdigo HDL al desarrollo de un
proyecto con lenguaje grfico.
Herramientas que son como asistentes en lnea para crear rpidamente

aplicaciones que requieran ejecutarse en tiempo real y trasladado del lenguaje
grfico a cdigo HDL.
LabVIEW Statechart Module para implementar en FPGA el control basado en

mquinas de estados.
Herramientas de simulacin que facilitan el desarrollo y depuracin de un proyecto.
Bloques de funciones FPGA IP en punto fijo.
Transformada rpida de Fourier (FFT, Fast Fourier Transform.)

Proporcional Integral Derivativo (PID) multicanal.
Generadores de seal.
Filtro tipo Notch.
Es importante mencionar que, en el lenguaje de LabVIEW, a un conjunto de

bloques interconectados entre si y que realizan un funcin especifica se le conoce como
VI (Virtual Instruments).
3.3.3 Generador de seales
Los generadores de las seales sinusoidal y triangular se programaron empleando el
mtodo sintetizador digital directo (DDS, Direct Digital Synthesis). LabVIEW emplea
este mtodo para sintetizar formas de onda, con la particularidad de generarlas
controlando su frecuencia y fase de manera muy precisa [6, 7, 8].
42
La parte medular del mtodo DDS es el manejo del acumulador. El acumulador es

un contador que almacena el valor actual de la fase de la forma de onda a generar. La
velocidad con la que se actualiza el acumulador y el valor del incremento determinan la
frecuencia de la forma de onda. Por ejemplo, si el acumulador se actualiza 360 veces
por segundo y el acumulador se incrementa en un grado, la frecuencia generada es de
1 Hz (360 grados por segundo). Cuando el acumulador alcanza el valor mximo de la
fase (360 grados), ste empieza nuevamente desde 0 grados. El tamao del
acumulador define entonces la precisin con la que se genera una forma de onda;
comnmente se emplean 32, 48 o 64 bits para este contador. En un acumulador de 32
bits el valor de la fase tiene un intervalo de 0 a 4,294,967,295, para representar un ciclo
completo (0 a 360 grados) de la forma de onda de la seal que se desea sintetizar.
El valor actual del acumulador se utiliza para la lectura de la tabla que contiene los
valores de la magnitud de la forma de onda a generar y con esta lectura se determina el
siguiente valor de salida. La tabla contiene un ciclo de la forma de onda a generar y
normalmente su longitud va desde 1,024 a 8,192. Debido a que generalmente el
acumulador tiene un valor mucho ms grande que la resolucin de la tabla, la operacin
de lectura tambin se puede realizar por medio de interpolaciones entre dos muestras.
De esta manera se logra una mayor resolucin, el acumulador regresa un valor ms
preciso y se mejora considerablemente el control de la frecuencia y fase de la seal a
generar; todo ello tiene como consecuencia menos distorsin armnica en la seal.
En la figura 3.5 se muestra un VI para generar una forma de onda sinusoidal
empleando el mtodo DDS. Se puede observar que el acumulador se actualiza a razn
de un ciclo mquina del FPGA, y la funcin de saturacin ajusta automticamente a
cero cuando el registro del acumulador alcanza el valor mximo.
Figura 3.5. VI para generar una seal sinusoidal.
43
El VI de la forma de onda sinusoidal tambin incluye una entrada de

restablecimiento (reset) que lleva a cero el valor del acumulador, lo que puede usarse
para sincronizar mltiples generadores de formas de onda.
Cuando se emplea una tabla con un tamao de 2,048 (2^11), es posible realizar
un corrimiento lgico de 5 bits con la finalidad de incrementar la resolucin de la seal
de salida a 16 bits (2^16 = 65,535); as es posible generar una seal sinusoidal con un
control de frecuencia y fase ms preciso. Para editar el tamao de la tabla, se debe
colocar el mouse sobre el icono la tabla de contenido y oprimir el botn derecho, hecho
esto se deber elegir del men la opcin de propiedades e inmediatamente aparecer
un pantalla similar a la que se muestra en la figura 3.6.
Figura 3.6. Configuracin de la tabla de la seal sinusoidal.

Por otro lado, la amplitud de la seal a sintetizar se encuentra definida en una
tabla con un tamao de 35,536 (2^16), divididos en dos para los valores del semiciclo
positivo que van desde 0 hasta 32,768 y para el semiciclo negativo desde 0 hasta 32,767. Estos valores se multiplican por el registro de control de amplitud, el cual es un
entero sin signo de 16 bits. Posteriormente el resultado se recorre 15 lugares a la
derecha, lo que significa que se divide para obtener un valor de amplitud igual a la
unidad. Finalmente, este resultado se lleva a una salida analgica o un proceso donde
otro VI use la seal generada.
La sntesis de la forma de onda triangular se realiz de manera similar a la
sinusoidal; slo fue necesario editar en las propiedades del cono de la tabla de
contenido el tipo de la forma de onda. Las figuras 3.7 y 3.8 muestran el VI y la
configuracin del tipo y tamao de la tabla de la seal triangular.
44
Figura 3.7. VI para generar una seal triangular.
Figura 3.8. Configuracin de la tabla de la seal triangular.

De manera que el tamao de las tablas de consulta (LUT), para sintetizar las
formas de onda sinusoidal y triangular es de 2048 (2^11), con la capacidad de
almacenar registros de 16 bits (35,536).
3.3.4 Control de fase
El control de fase de las seales sinusoidal y triangular se encuentra implcito en los VI
de cada una de ellas. Este control consiste en la resta del valor del registro del
acumulador y valor del registro de control de fase de las seales. En la figura 3.9 se
muestra el VI del control de fase, en la figura de abajo tambin se aprecia que cuando
el acumulador alcanza su valor mximo (lo que representa 360 de la fase), ste
empieza nuevamente desde 0.
45
Saturacin del
acumulador
Reset del
acumulador
Valor del acumulador
Incremento del acumulador

Control de la fase
Hacia la tabla
de contenido
Figura 3.9. Control de fase de las seales.

3.3.5 Comparadores de seales
El conjunto de comparadores del modulador se program por medio de un bloque
llamado mayor que. Este bloque entrega a su salida un nivel lgico que depende de la
comparacin entre las seales sinusoidal y triangular: si la entrada x (seal triangular)
es mayor que la entrada y (seal sinusoidal) la salida es uno, de lo contrario la salida es
cero. La figura 3.10 muestra el esquema general de la operacin de un comparador.
Figura 3.10. Esquema general del comparador de seales.

3.3.6 Sistema completo
La integracin de los VIs del modulador para el gobierno de los interruptores de un
inversor multinivel en cascada trifsico, de siete niveles de fase a neutro, se muestra en
la figura 3.11.
Es importante mencionar que los generadores de seal se encuentran corriendo
en un solo loop del programa, lo que significa que se est ejecutando la tarea de lectura
y comparacin de las seales de forma paralela, lo que trae como resultado que los
patrones PWM no tengan defasamiento indeseados y, por consecuencia, se habr
implementado un Modulador PWM de alta eficiencia.
46
Figura 3.11. Programa completo del Modulador PWM.

47
Los recursos del FPGA XC3S500E que se emplearon en la implementacin del

modulador se resumen en la tabla 3.1.
Tabla 3.1. Resumen de recursos utilizados.
Disponibles
Usados
(%)
Flip Flops
9,312
38
LUT
9,312
35
232
44
BSCANs
100
BUFGMUXs
24
MULT18X18
20
85
BRAM16
20
90
SlicesL
4656
58
SlimeM
2328
Recursos
Puertos I/O
3.3.7 Interfaz HMI

El control de la tensin de salida del inversor se logra variando el indice de modulacin
en amplitud m, determinado por la relacin siguiente:
m=
tensin de la seal sinusoidal

(3)
tensin de la seal moduladora
Para variar este indice se desarroll una interfaz HMI entre el modulador y el
usuario, a travs del puerto USB del kit Spartan 3E y uno de los puertos USB de la
computadora. La interfaz HMI no slo tiene la finalidad controlar el indice de modulacin
en amplitud m del inversor, tambien realiza las funciones siguientes:
Control de la amplitud de la seal moduladora en un intervalo de 0 a 1 V.
Control de la frecuencia de la seal moduladora y portadora un intervalo de 50 a

70 Hz y 1 kHz a 5 kHz, respectivamente.
Capacidad para modificar la frecuencia de corrimiento de las seales portadoras

de 0 a 360.
Detiene la operacin del modulador y reinicia la operacin del mismo.
Con esta interfaz es posible modificar en lnea (sin detener al FPGA) el ndice de
modulacin en amplitud m y el ndice de modulacin de frecuencia mf; incluso se podra
cambiar el corrimiento de fase de las portadoras si as fuera necesario, todo esto por
medio de perillas de control en el panel frontal de la interfaz HMI. Un cambio de
posicin de las perillas cambian el valor de los registro de amplitud, fase y frecuencia
del modulador. Por ejemplo, girando la perilla de control de amplitud de la seal
48
moduladora, se modifica el registro de control de amplitud del VI de la seal sinusoidal,

se cambia el ndice de modulacin en amplitud m y, con ello, la tensin de salida del
inversor. Por otro lado, si se necesitar cambiar el indice de modulacin en frecuencia
mf, bastaria con cambiar la posicin de control de frecuencia de la seal portadora.
La figura 3.12 muestra el panel frontal de la interfaz HMI del Modulador PWM.
Figura 3.12. Panel de control del Modulador PWM.

En cuanto a las resoluciones en el ndice de modulacin en amplitud m, en la
determinacin de las frecuencias y en los corrimientos de fase de las seales
moduladoras y portadoras, se tiene lo siguiente:
La resolucin del ndice de modulacin en amplitud m se encuentra definida por la

relacin siguiente:
resolucion de m =
1
1
=
(4)
15
2
32,768
Las frecuencias de las seales moduladoras y portadoras se encuentran definidas

por las relaciones siguientes:
frecuencia =
RLUT * 10e3* cuentas de la perilla

(5)
factor de frecuencia
factor de frecuencia = 232 * ts (6)
49
donde RLUT (Read LookUp Table) es el tiempo en que el FPGA lee el contenido de una
tabla de dimensin de 215. Con un ciclo mquina de 20ns RLUT resulta de 764 s. El
tamao del acumulador es de 232 y ts = 20ns.
El factor de corrimiento de fase, para las seal moduladora y portadora se

encuentra definida por la relacin siguiente:
factor de corrimiento de fase =
tamao del acumulador

(6)
grados de un ciclo completo
3.4 Puertos de salida

Con la finalidad de entregar los dieciocho patrones PWM a los interruptores del inversor
multinivel trifsico, se asignacin los pines de salida del FPGA XC3S500E de la manera
que se muestra en la tabla 3.2.
Tabla 3.2. Distribucin de pines del FPGA.
Fase A
No. De Pin
del FPGA
Fase B
Nombre
No. de Pin
del FPGA
Fase C
Nombre
No. de Pin
del FPGA
Nombre
FX2_IO2
FX2_IO3
20
FX2_IO15
FX2_IO4
10
FX2_IO5
22
FX2_IO17
11
FX2_IO6
12
FX2_IO7
24
FX2_IO19
13
FX2_IO8
14
FX2_IO9
26
FX2_IO21
15
FX2_IO10
16
FX2_IO11
28
FX2_IO23
17
FX2_IO12
18
FX2_IO13
30
FX2_IO25
Es importante mencionar que la configuracin de los bancos (ver punto 2.4.3) de

los bloques de entrada/salida (I/O) del FPGA 3XC500E, permite establecer conexin
con diversos estndares elctricos, en particular se habilit la configuracin del banco
cero para realizar una interconexin con los estndares tipo LVTTL a 3.3 V. As que, la
capacidad en corriente de los puertos de salida en esta configuracin es de 16 mA [10].
3.5 Referencias
[1].
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L. Cordesses, Direct Digital Synthesis: A Tool for Periodic Wave Generation

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51
52
Captulo 4. Pruebas y Resultados

4.1 Introduccin
Se verific la operacin del modulador de forma terica (por medio de simulaciones) y
prctica (experimental). En cuanto a la simulacin, se utiliz el software PSIM,
desarrollado por la compaa Powersim. En la prctica se utiliz como plataforma de
prueba un inversor multinivel en cascada trifsico de baja potencia [1], diseado para
generar siete niveles de tensin de fase a neutro.
Un esquema general de las pruebas de verificacin del Modulador se presenta en
la figura 4.1.
Figura 4.1. Esquema general de la verificacin del modulador.

4.2 Pruebas de simulacin
Se llevaron a cabo simulaciones previas a las pruebas prcticas, para conocer y
familiarizarse con la tcnica de modulacin PSPWM en aspectos como secuencia de
disparo de los interruptores, las formas de onda de tensin y corriente en la carga a
diferentes ndices de modulacin en amplitud m, etc.
Los requerimientos de simulacin se establecieron con base en un inversor
multinivel en cascada trifsico, diseado para generar siete niveles de tensin de fase a
neutro. Los requerimientos para las simulaciones fueron los siguientes:
Tres seales moduladoras a una frecuencia de 60 Hz, defasadas 120 una

respecto de la otra.
Seis seales portadoras a una frecuencia de 3000 Hz, defasadas 60 una respecto
de la otra.
Dieciocho fuentes de CD de 30 volts.
Carga tipo resistiva con un valor de 1500 y con una inductancia de 5mH
conectada en serie para representar la inductancia de cableado.
Tiempo de simulacin fue de 20ms, con una resolucin de muestreo de 2s.
Es importante mencionar que la carga fue resistiva, ya que el inversor que se

utiliz en la verificacin experimental no permita el suministro de potencia reactiva. En
cuanto a la seleccin del tiempo de muestreo de 2 s, se bas en la capacidad de
muestreo que tiene un osciloscopio Tektronix, modelo TDS3054B, el cual se utiliz en la
verificacin experimental del modulador. El objetivo fue comparar de forma cualitativa
los resultados tericos con los prcticos, usando un tiempo de muestreo similar.
La figura 4.2 muestra el diagrama elctrico del circuito utilizado para evaluar la
operacin del modulador de forma terica. En esta figura tambin se muestra la
numeracin de los interruptores, la cual se tom como la secuencia de disparo.
Figura 4.2. Inversor multinivel en cascada trifsico.

En la figura de 4.2, tambin se puede observar que con una seal de disparo, se
controla a los dos interruptores (principal y complemento) que forman una rama del
inversor puente H. El interruptor complemento recibe la misma de disparo invertida
(negada) y con un retraso, respeto a la seal de disparo del interruptor principal. La
negacin y el retraso de la seal de disparo es generado por medio de la compuerta
lgica NOT, lo que evita un corto circuito en el bus de DC.
54
La figura 4.3 muestra la carga conectada al inversor, dispuesta en configuracin

estrella con neutro flotado.
Figura 4.3. Carga del inversor multinivel.

En la figura 4.4 se muestra el circuito que genera los patrones PWM para el
disparo de los interruptores del inversor, las seis seales portadoras a 3 kHz y las tres
seales moduladoras a 60 Hz.
b) Seales portadoras.
a) Circuito generador de los

patrones PWM.
c) Seales moduladoras.
Figura 4.4. Implementacin de la tcnica PSPWM.
55
En la figura 4.5 slo se muestran tres de los patrones PWM, correspondientes a

los interruptores Q1, Q7 y Q13, que son los primeros interruptores de cada una de las
fases. Los patrones se generaron con un ndice de modulacin en amplitud m igual a 1.
Figura 4.5. Patrones PWM de los interruptores Q1, Q7 Y Q13.
56
4.3 Resultados de simulacin

4.3.1 ndice de modulacin en amplitud
Las simulaciones variando el ndice de modulacin en amplitud se hicieron en un
intervalo de 0.5 a 1 pu., con una resolucin de 0.5 pu. Los resultados en las figuras 4.6,
4.7 y 4.8 presentan slo las formas de onda de la tensin de salida cuando m es igual a
0.8, 0.9 y 1 pu.
Figura 4.6. Tensin entre fases con m=0.8 pu.
Figura 4.8. Tensin entre fases con m=1 pu.
57
En cuanto a la tensin eficaz entre fases a diferentes valores de m, los resultados

se presentan en la tabla 4.1.
Tabla 4.1 Tensin eficaz entre fases.
ndice m (pu.)
Vab(VRMS)
Vbc(VRMS)
Vac(VRMS)
0.50
63.84
62.01
63.53
0.55
69.25
69.25
68.97
0.6
74.34
72.52
74.13
0.65
79.21
77.44
79.12
0.70
84.11
82.62
84.26
0.75
88.63
87.71
89.43
0.8
94.76
93.01
93.08
0.85
100.16
97.29
98.78
0.9
105.64
101.34
104.58
0.95
111.09
105.43
110.33
1.0
116.41
109.59
115.94
De la tabla 4.1 se puede concluir que la tensin eficaz entre fases crece de forma
directamente proporcional al incremento en m.
En cuanto a la corriente de carga, es importante mencionar que sta se encuentra
en fase con la tensin salida de fase a neutro. En la figura 4.9 se muestra la forma de
onda de la corriente y tensin fase a neutro, cuando m es igual a 0.8 pu.
Figura 4.9. Forma de onda de la corriente y de la tensin con m=0.8. pu.

58
Como era de esperarse, las corrientes estn en fase con su respectiva tensin
fase a neutro.
4.3.2 Anlisis de armnicos
Los resultados anteriores se procesaron de manera matemtica con un programa que
se desarroll en MATLAB [Anexo A]. Este programa reconstruye la tensin entre fases,
obtiene la FFT, la THD, el valor mximo de la fundamental y, en una grfica, presenta el
espectro en frecuencia de la tensin de salida del inversor.
Ubicacin de los armnicos.
Considerando que la carga es similar en las tres fases, lo cual implica tener un
sistema equilibrado y que, por consecuencia, las tensiones entre fases deben ser
iguales, slo se presentan los resultados del anlisis de los armnicos en la tensin
Vab.
En las figuras 4.10 y 4.11 se muestran los resultados del espectro en frecuencia
de la tensin Vab, normalizado en amplitud para m igual a 1 pu. y 0.5 pu.
respectivamente. Se utilizan estos valores para m porque son los lmites mnimo y
mximo con los que se implement el modulador.
Fundamental
153.96
volts
Amplitud(Normalizada)
0.9
0.8
0.7
0.6
0.5
0.4
Armnicos
0.3
0.2
18 kHz 36 kHz 54 kHz
0.1
0
10
10
10
Frecuencia (Hz)
Figura 4.10. Espectro de la tensin Vab con m=1 pu.
59
1
0.9
Aamplitud(Normalizada)
0.8
0.7
Fundamental
77.8
volts
0.6
0.5
0.4
Armonicos
0.3
0.2
18 kHz 36 kHz 54 kHz
0.1
2
10
10
10
Frecuencia (Hz)
Figura 4.11. Espectro de la tensin Vab con m=0.5 pu.

Como era de esperarse, la ubicacin de los armnicos no cambia al variar el valor
de m.
Los detalles de la ubicacin de los armnicos en las bandas de 18, 36 y 54 kHz,
cuando m es igual a 0.8, se muestran en las figuras 4.12, 4.13 y 4.14 respectivamente.
17,700
18,060
17,940
18,300
17,580
18,420
0.06
0.05
0.04
0.03
0.02
0.01
0 4.22
10
4.23
10
4.24
10
4.25
4.26
10 Frecuencia
10
4.27
10
4.28
10
18 kHz
Figura 4.12. Bandas laterales de los armnicos en 18 kHz.
60
0.03
36,060
36,300
36,420
36,660
36,780
37,020
35,940
35,700
35,580
35,340
35,220
34,980
0.035
0.025
0.02
0.015
0.01
0.005
4.53
10
4.54
10
4.55
10
4.56
4.57
10
4.58
10
Frecuencia
36 kHz
10
53,940
53,700
53,580
0.016
53,340
53,220
52,980
0.014
52,860
52,620
52,500
0.012
54,060
54,300
54,420
54,660
54,780
55,020
55,140
55,380
55,500
0.01
0.008
0.006
0.004
0.002
0
4.71
10
4.72
10
4.73
10
Frecuencia
54 KHz
4.74
10
4.75
10

En las figuras 4.12, 4.13 y 4.14 se observa que la localizacin de los armnicos
ms significativos se encuentra determinada por la siguiente relacin:
Ubicacin armni cos = [(( n 1 )* fpo )* a ] ( f mo* i ) (1)
Donde: n = nmeros de niveles por fase del inversor.

a = nmeros consecutivos (1, 2, 3, 4,.)
f po = frecuencia de portadora (3 kHz).
f mo = frecuencia de moduladora (60 Hz).
i = nmeros impares (1, 3, 5, 7, 9, 11, 13, 15, 17, 19, 21,23, 25)
61
Distorsin armnica total (THD)
En cuanto al anlisis de la THD de la tensin entre fases, los resultados se

presentan en la tabla 4.2 para diferentes valores de m.
Tabla 4.2. THD de la tensin entre fases del inversor multinivel.
ndice m (pu)
THD
0.50
0.5535
0.55
0.5247
0.60
0.4878
0.65
0.4535
0.70
0.4184
0.75
0.3828
0.80
0.3543
0.85
0.3332
0.90
0.3097
0.95
0.2871
0.2623
De la tabla 4.2 se puede concluir que la THD de la tensin entre fases decrece de
forma inversamente proporcional al valor de m.
4.4 Pruebas prcticas
Las pruebas experimentales de operacin del modulador, tomaron como base las
simulaciones previamente descritas. Se utiliz como plataforma de prueba un inversor
multinivel en cascada trifsico de baja potencia, diseado para generar siete niveles de
fase a neutro.
En la figura 4.15 se muestra el diagrama del inversor de baja potencia, en esta
figura tambin se muestra la numeracin asignada a los interruptores principales y
complemento que forman una rama del inversor.
62
Figura 4.15 Diagrama de inversor de baja potencia.

En la figura 4.15 tambin se puede apreciar que con una seal de disparo se
generan las dos seales de compuerta para los transistores principal y complemento,
que forman una rama del puente H. Como puede apreciarse existe un circuito
secuencia que invierte y a su vez genera un retardo de la seal de disparo que debe
llegar a la compuerta del transistor complemento, lo que evita un corto circuito en el bus
de CD a travs de la rama del puente H [2]. Con base en lo anterior, se decidi no
implementar el tiempo muerto en el modulador, ya que el circuito secuencial realizara
dicha funcin.
En cuanto a las mediciones de frecuencia y fase de las seales moduladoras y
portadoras se hicieron usando un detector de cruce por cero. La figura 4.16 muestra las
mediciones de frecuencia y fase de las tres seales moduladoras empleando el detector
de cruce por cero.
Figura 4.16. Frecuencia y defasamiento entre seales moduladoras.

63
Las mediciones de frecuencia y fase de las seis seales portadoras empleando el

detector de cruce por cero se muestran en las figuras 4.17 y 4.18.
Figura 4.17. Frecuencia y corrimiento de fase seales portadoras 1, 2 y 3.
Figura 4.18. Frecuencia y defasamiento entre seales portadoras 4, 5 y 6.

En la figura 4.19 se muestra slo tres de los patrones PWM, correspondientes a
los interruptores Q1, Q2 y Q3 de la fase A. Los patrones se generaron con m igual a 0.8
pu.
Figura 4.19. Patrones PWM de Q1, Q2 y Q3 de la fase A.

64
4.5 Resultados prcticos

4.5.1 ndice de modulacin en amplitud
Los resultados de las pruebas experimentales variando m se hicieron en un
intervalo de 0.5 a 1 pu., con resolucin de 0.5 pu. En las figuras 4.20, 4.21 y 4.22 se
presentan slo las formas de onda de la tensin de salida cuando m es igual a 0.8, 0.9 y
1 pu.
Figura 4.22 Tensin entre fases con m=1 pu.

65
Como se puede observar en las figuras 4.20, 4.21, 4.22, las tensiones entre fases
cuentan con trece niveles, lo que indica que la operacin del modulador es correcta.
Adems, los resultados experimentales coinciden de manera cualitativa con los
resultados de simulacin.
4.5.2 Anlisis de armnicos
De la misma manera en que se analizaron los resultados de simulacin, los resultados
de la etapa experimental se procesaron de manera matemtica con el mismo programa
que se desarroll en MATLAB. Considerando que la carga es similar en las tres fases,
lo cual implica tener un sistema equilibrado y que, por consecuencia, las tensiones entre
fases son iguales, slo se presentan los resultados del anlisis de los armnicos en
Vab. En las figuras 4.23 y 4.24 se muestran los resultados del espectro en frecuencia
de la tensin Vab, normalizado en amplitud para m igual a 0.5 pu. y 1 pu.,
respectivamente.
Ubicacin de los armnicos

1
0.9
AMPLITUD(Normalizada)
0.8
0.7
Fundamental
103.8 volts
0.6
0.5
0.4
Armnicos
0.3
9 kHz
0.2
18 kHz
27 kHz
36 kHz
0.1
2
10
10
Frecuencia (Hz)
10
Figura 4.23. Espectro de la tensin Vab con m=0.8. pu.
66
Fundamental
133.4 volts
0.9
0.8
0.7
0.6
0.5
0.4
Armnicos
0.3
9 kHz
0.2
0.1
2
10
18 kHz
27 kHz
36 kHz
10
10
Frecuencia (Hz)
Figura 4.24. Espectro de la tensin Vab con m=1 pu.

Como se puede apreciar en las dos figuras anteriores la ubicacin de los
armnicos no cambia al variar m, tal como ocurre en la simulacin.
Los detalles de la ubicacin de los armnicos en las bandas de 9, 18 y 27 kHz, se
muestran en las figuras 4.25, 4.26 y 4.27, respectivamente, cuando m igual a 0.8 pu.
8,580
0.025
8,940
8,700
9,060
9,300
9,420
0.02
0.015
0.01
0.005
3.91
10
3.92
10
3.93
10
3.94
10
3.95
3.96
10
10
Frecuencia
3.97
10
3.98
10
3.99
10
9 kHz
Figura 4.25. Bandas laterales de los armnicos en 9 kHz con m=0.8.
67
17940
18,700
17,580
17,340
0.03
18060
18,300
18,420
18,660
0.025
0.02
0.015
0.01
0.005
0 4.22
10
4.23
4.24
10
4.25
10
4.26
4.27
10 Frecuencia10
4.28
10
10
18KHz

0.04
26,580
26,340
26,220
0.035
27,060
27,300
27,420
27,660
27,780
26,940
26,700
0.03
0.025
0.02
0.015
0.01
X: 2.622e+004
Y: 0.003682
0.005
0 4.4
10
4.41
10
4.42
10
4.43
4.44
10 Frecuencia 10
4.45
10
4.46
10
27 kHz

En las figuras 4.25, 4.26 y 4.27 se puede observar que la localizacin de
los armnicos ms significativos no cumple con la que se define en la ecuacin
(1).
Se puede concluir entonces que existen diferencias entre los resultados de
simulacin y los experimentales La principal diferencia radica en que la ubicacin de los
armnicos ms significativos: en los resultados experimentales se localizan a tres veces
la frecuencia de portadora (9 kHz), mientras que en simulacin se encuentran a seis
veces la frecuencia de portadora (18kH).
68
Una explicacin a esto es que, en la simulacin, la tensin en el bus de CD es

constante y las conmutaciones de los interruptores son instantneas. En cambio, en la
prctica las tensiones varan y existen retardos en las conmutaciones, lo que influye en
el contenido armnico de la salida.
Una forma de confirmar lo antes mencionado es medir los retardos entre los
pulsos que genera el FPGA y los que finalmente llegan a la compuerta del transistor del
inversor. Es importante mencionar que en la trayectoria de los pulsos hacia la
compuerta del transistor hay optoacopladores (matricula TLP521-2, de Toshiba) [3],
cuya hoja de datos indica tiempo de subida de 2 s y tiempo de bajada de 3 s.
A fin de tener el ciclo de trabajo al 50% en este tipo de modulacin PSPWM, en
donde todas las portadoras se generan a partir del mismo punto de referencia (cero
volts) y facilitar la sincronizacin del osciloscopio, se fij el ndice m = 0. La figura 4.28
muestra en el canal CH2 los pulsos que entrega el FPGA y en el canal CH4 los pulsos a
la salida del optoacoplador.
Figura 4. 28. Pulsos con ciclo de trabajo al 50%.

Midiendo los tiempos de subida y de bajada de los pulsos, se aprecia que existen
retrasos considerables en ambos; las figuras 4.29 y 4.30 muestran los detalles.
69
Figura 4.29. Detalle del tiempo de subida.
Figura 4.30. Detalle del tiempo de bajada.

Como puede verse, los tiempos de subida y bajada son asimtricos. El tiempo de
bajada es 20 veces ms grande que el tiempo de subida. As pues, los retrasos de las
seales de disparo de los interruptores es uno de los factores que deterioran la calidad
de la tensin de salida del inversor, reflejndose como un contenido armnico mayor en
la tensin entre fases de las mediciones prcticas.
Distorsin armnica total (THD)
En cuanto a la THD de la tensin entre fases, sta tiene una tendencia a disminuir
conforme aumenta el ndice de modulacin en amplitud m, lo que coincide con los
resultados que se presentan en la literatura [4]. La tendencia de la THD respecto a m se
muestra en la figura 4.31.
70
Figura 4.31. Distorsin armnica total al variar el ndice de modulacin.

En cuanto a la magnitud de la fundamental, su valor aumenta al aumentar el valor
de m, como se aprecia en la figura 4.32.
Figura 4.32. Amplitud de la fundamental a distintos ndices de modulacin.

Con base en los resultados de simulacin y experimentales antes presentados se
concluye que la operacin del modulador es la correcta.
4.6 Referencias
[1].
J. Rodriguez, J. Lai, F. Z. Peng Multilevel Inverters: A survey of Topologies,

Control, and Applications, IEEE Transactions on Industrial Electronics, Vol. 49,
No. 4, August 2002, page(s): 724 - 738.
[2].
Hoja de datos tcnicos del circuito integrado L298, disponible en lnea

http://www.datasheetcatalog.com/datasheets_pdf/L/2/9/8/L298.shtml.
[3].
Hoja de datos tcnicos del circuito integrado TPL521, disponible en lnea

http://cy.rsdelivers.com/product/toshiba/tlp521-2a-t/opto-isolator-tlp521-2a2500vac-dip8/0768138.aspx.
71
[4].
Agelidis, V.G.; Calais, M., Application Specific Harmonic Performance Evaluation

of Multicarrier PWM Techniques, IEEE on Power Electronics Specialists
Conference, PESC 29th 17-22 May 1998, Vol. 1, pp. 172 - 178
72
Captulo 5. Conclusiones
5.1 Introduccin
En este captulo se describen las conclusiones a las que se lleg durante el desarrollo
del presente tema de tesis. En primer lugar se presentan las conclusiones obtenidas
mediante el anlisis de la tensin entre fases del inversor, en las etapas de simulacin y
experimental; posteriormente, se presentan las conclusiones de la programacin del
FPGA y, finalmente, se hace una proyeccin de los trabajos a futuro y los contratiempos
que se presentaron en el desarrollo del Modulador PWM en FPGA.
5.2 Conclusiones
Las conclusiones de los resultados de simulacin y experimentales son las siguientes:
La implementacin de la tcnica de modulacin PSPWM en los ambientes de

simulacin y prctico, para el gobierno de los interruptores de un inversor
multinivel en cascada trifsico, se realiz con xito, ya que la tensin entre fases
exhibe bajo contenido armnico; adems, se tiene la capacidad de variar la
amplitud de la tensin de salida del inversor.
En un inversor multinivel en cascada trifsico, diseado para generar siete niveles

de fase a neutro, se espera que el nmero de niveles entre fases, cumpla con la
relacin siguiente:
# de niveles entre fases = (2 * # de niveles fase a neutro ) 1 (1)
As pues, para el inversor que se utiliz en la verificacin del Modulador PWM, se

esperaba que tuviera trece niveles entre fases, lo cual se logr exitosamente
cuando se operaba con un ndice de modulacin de amplitud m igual a 0.667 pu.
Del anlisis matemtico de las tensiones entre fases se observ que los armnicos
se ubican en alta frecuencia, especficamente en mltiplos de la frecuencia de la
seal portadora, lo que facilita su eliminacin. En cuanto a la ubicacin de la
fundamental, sta se localiza a la misma frecuencia de la seal moduladora.
Las conclusiones del trabajo de programacin son las siguientes:
Realizar la programacin del FPGA por medio de un lenguaje grfico como el que
se emplea en LabVIEW y que, a su vez, cuenta con la herramienta para sintetizar
formas de onda con un control muy preciso de frecuencia y fase, aplicando el
mtodo DDS, permiti que la implementacin de la tcnica de modulacin PSPWM
fuese ms sencilla y en menor tiempo; en comparacin con el esfuerzo que se
requiere para programar a un FPGA con lenguajes como VHDL o Verilog, los
cuales utilizan cdigos de instrucciones o lneas. Adems, dichos lenguajes
requieren que el diseador cuente con un conocimiento profundo de la manera en

que se debe programar un dispositivo de hardware configurable.
El modulador cuenta con un interfaz HMI, por medio de la cual el usuario puede
modificar en lnea (i.e.; sin detener al FPGA) la operacin del inversor. Por medio
de esta interfaz, la frecuencia y la amplitud de la tensin de salida pueden
modificarse con una resolucin de 0.01 Hz y 31.25 pu., respectivamente.
La generacin de dieciocho patrones PWM de forma simultnea fue posible

gracias a la capacidad tcnica del FPGA para ejecutar tareas de manera paralela.
Esto trajo como consecuencia que la tensin entre fases presente bajo contenido
armnico y que la ubicacin de los armnicos fuese predecible.
En general, las estrategias PWM que emplean multiportadoras en topologas

multinivel presentan las desventajas de aumentar en complejidad al incrementarse
el nmero niveles; en cambio, si se implementan en FPGA (como en el presente
trabajo de tesis) la complejidad es menor ya que es posible reconfigurar el
modulador de forma sencilla.
5.3 Trabajos a futuro

Las actividades que se sugiere realizar a futuro para mejorar el trabajo de tesis
desarrollado pueden ser las siguientes:
Programar un algoritmo en el FPGA para mantener la operacin del inversor ante

una posible falla en los interruptores. El algoritmo deber realizar los ajustes
necesarios sobre los parmetros a la tcnica de modulacin PSPWM como ndice
de modulacin en amplitud m, el ndice de modulacin en frecuencia mf, cambios
en la frecuencia de seales portadoras o en su ngulo de corrimiento, todo con la
finalidad de que el FPGA corrija de manera autnoma (sin intervencin del
usuario) la falla en la etapa de potencia del inversor.
Desarrollar una tarjeta de circuito impreso para la aplicacin especfica del

Modulador PWM, lo que permitira ahorra espacio en la integracin de todos los
componentes. Es importante mencionar que del kit Spartan 3E, no todos los
recursos se utilizaron en la implementacin del Modulador PWM; tales recursos
son perillas, pantalla de cristal lquido, CPLD, push-buttons, convertidores
analgico-digital y digital-analgico, encoders, leds.
5.4 Aportaciones
Con la implementacin del Modulador PWM en FPGA se contribuye al crecimiento
de las lneas de investigacin de energas renovables y topologas multinivel que
desarrollan instituciones en nuestro pas, como CENIDET y el IIE.
74
5.5 Contra tiempos

Realizar un proyecto que involucre el uso de la tecnologa de punta o en el estado
del arte, como los FPGA, implica una serie de dificultades que se deben considerar en
el momento de plantear los tiempos de ejecucin del desarrollo tecnolgico. Algunas de
las principales dificultades que se encontraron en el desarrollo del trabajo de tesis
fueron las siguientes:
Nulo soporte tcnico en el idioma espaol. Este hueco intenta ser cubierto a travs
de foros va Internet, donde se intenta orientar y resolver las dudas de los
usuarios, con base en las experiencias de otros diseadores de proyectos. En
ocasiones los foros carecen de formalidad y tcnicamente no siempre son las
mejores maneras de solventar un problema en el desarrollo de un sistema
embebido.
La poca o nula experiencia en el desarrollo de proyectos con herramientas

digitales puede resultar un gran inconveniente cuando se disean e implementan
sistemas digitales sofisticados o en el estado del arte. Es necesario contar con
cierta experiencia en el diseo de sistemas digitales con C o DSP, ya que estas
herramientas han demostrado mejorar la eficiencia operacin de cualquier sistema.
Respecto a la programacin con el lenguaje VHDL, se requiere que quien se de a

la tarea de implementar un sistema digital en un FPGA, conozca de manera
minuciosa y muy especfica sus recursos, sus protocolos de comunicacin con
perifricos como memorias, convertidores analgico-digital y digital-analgico,
encoders, etc., y, que a su vez tenga en mente que la programacin con este
lenguaje se realiza configurando hardware y no programando software.
75
76
ANEXO A
Programa para obtener la FFT de la tensin entre
fases.
clear;
close;
%R E C O N S T R U C C I O N D E L A %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%
F A S E "A"
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
a=load('Vab100.txt');
% Archivo de texto
a(8334:16666)=a(1:8333);
% Copia el ciclo uno
a(16667:33332)=a(1:16666); % Copia el ciclo dos
a(8334:16666)=a(1:8333);
% Copia el ciclo tres
a(16667:33332)=a(1:16666); % Copia el ciclo cuatro
a(33333:66664)=a(1:33332); % Copia el ciclo cinco
a(66665:133328)=a(1:66664); % Copia el ciclo seis
a(133329:266656)=a(1:133328);% Copia el ciclo siete
a(266657:533312)=a(1:266656);% Copia el ciclo ocho
m=length(a);
% Longitud del vector
q=max(a);
% Mximo valor de FA
FS=500e3;
% Frecuencia de muestreo
T=1/FS;
% Tiempo de muestreo 2us
t=m*T;
% Tiempo de reconstruccin
t1=0:T:t-T;
% Incremento del tiempo
plot(t1,a)
% Grafica de FA
title('RECONSTRUCCION DE LA TENSION ENTRE FASES')
xlabel('TIEMPO(milliseconds)')
ylabel('AMPLITUD(volts)')
axis([0 20e-3 -q q])
grid;
% Coloca Cuadricula
hold on;
%R E C O N S T R U C C I O N D E L A %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%
F A S E "b"
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
b=load('Vbc100.txt');
% Archivo de texto
b(8334:16666)=b(1:8333);
b(16667:33332)=b(1:16666); % Copia el ciclo dos
b(8334:16666)=b(1:8333);
b(16667:33332)=b(1:16666);
% Copia el ciclo cuatro
b(33333:66664)=b(1:33332); % Copia el ciclo cinco
b(66665:133328)=b(1:66664); % Copia el ciclo seis
b(133329:266656)=b(1:133328);% Copia el ciclo siete
b(266657:533312)=b(1:266656);% Copia el ciclo ocho
mm=length(b);
qq=max(b);
% Mximo valor de Fb
plot(t1,b,'g')
% Grafica en VERDE
%R E C O N S T R U C C I O N D E L A %%%%%%%%
%
F A S E "b"
%%%%%%%%
c=load('Vca100.txt');
% Archivo de texto
c(8334:16666)=c(1:8333);
c(16667:33332)=c(1:16666);
% Copia el ciclo dos
c(8334:16666)=c(1:8333);
c(16667:33332)=c(1:16666);
% Copia el ciclo cuatro
c(33333:66664)=c(1:33332);
% Copia el ciclo cinco
c(66665:133328)=c(1:66664); % Copia el ciclo seis
c(133329:266656)=c(1:133328);% Copia el ciclo siete
77
c(266657:533312)=c(1:266656);% Copia el ciclo ocho

mmm=length(c);
qqq=max(c);
% Mximo valor de Fc
plot(t1,c,'r')
% Grafica en ROJO
gtext('Vab')
gtext('Vbc')
gtext('Vca')
print -dmeta atresfases
pause;
hold off;
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
d=load('Vab80.txt');
% Archivo de texto
d(8334:16666)=d(1:8333);
d(16667:33332)=d(1:16666);
% Copia el ciclo dos
d(8334:16666)=d(1:8333);
d(16667:33332)=d(1:16666); % Copia el ciclo cuatro
d(33333:66664)=d(1:33332); % Copia el ciclo cinco
d(66665:133328)=d(1:66664); % Copia el ciclo seis
d(133329:266656)=d(1:133328);% Copia el ciclo siete
d(266657:533312)=d(1:266656);% Copia el ciclo ocho
mmmm=length(d);
qqqq=max(d);
% Mximo valor de Fc
%%%%%%%%%para obtener el pico mximo%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
FS= 500e3;
Fs = 500e3;
% Sampling frequency
T = 1/Fs;
% Sample time
L = m;
% Length of signal
t = (0:L-1)*T;
% Time vector
NFFT = 2^nextpow2(L);
% Next power of 2 from length of y
Y = fft(a,NFFT)/L;
f = Fs/2*linspace(0,1,NFFT/2+1);%vector "X" de frecuencia
pico=max(2*abs(Y(1:NFFT/2+1))) %vector "Y" de magnitud
% %%%%%%%%%%% F F T uno %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%+++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
y=fft(a);
% Funcin Fast Fourier Transformer
z=abs(y);
% Valor Absoluto de FFT
g=max(z);
% Valor Mximo de la fundamental
df=FS/m ;
% Diferencial de frecuencia (15.0006Hz)
% %%%%%%%%%% EJE X %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
frec = 0:df:(((m/2)-1)*df);
%vector de frecuencia
% %%%%%%%%%% EJE Y %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% %
mag = z(1:(m/2));
% vector de magnitud
%%% GRAFICA NORMALIZADA Frec vs Mag %%%%%%%
semilogx(frec,(mag/g),'r','LineWidth',2) % Escala logaritmica en X y Y
%% LIMITES DE EJES X y Y %%%%%%%%%%%%%%%
axis([30 55e3 0.002 1.05]); % Define los limites en X y Ygrid;
title('CONTENIDO ARMNICO')
xlabel('HERTZ(Hz)')
ylabel('AMPLITUD(Normalizada)')
grid;
pause;
gtext('Amplitud Fundamental')
gtext('Armonicos')
hold on;
pause;
% %%%%%%%%%%% F F T dos % %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
%+++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
yy=fft(d);
% Funcin Fast Fourier Transformer
zz=abs(yy);
% Valor Absoluto de FFT
78
gg=max(zz);
% Valor Mximo de la fundamental
dff=FS/mmmm;
% Diferencial de frecuencia (15.0006Hz)
%%%%%%%%% EJE X %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
frec2 = 0:dff:(((mmmm/2)-1)*dff);
%%%%%%%%% EJE Y %%%%%%%%%%%%%%%%%%%%%%%%%
magg = zz(1:(mmmm/2));
%%% GRAFICA NORMALIZADA Frec vs Mag %%%%%%%
semilogx(frec2,(magg/g),'b','LineWidth',3) % Escala logartmica en X y Y
print -dmeta FFT
pause;
hold off;
%++++++++++++++ FIN DE F F T dos ++++++++++++++++++++++++++++++++++++++++++++++++
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
axis([8040 9960 0 .1]) ;% Define los limites en X y Ygrid;
xlabel('9KHz')
gtext('8940Hz')
gtext('9060Hz')
print -dmeta vista9ak
pause;
xlabel('18KHz')
gtext('17940Hz')
gtext('18060Hz')
pause;
xlabel('27KHz')
gtext('26940Hz')
gtext('27060Hz')
pause;
xlabel('36KHz')
gtext('35940Hz')
gtext('36060Hz')
pause;
xlabel('45KHz')
gtext('44940Hz')
gtext('45060Hz')
pause;
xlabel('54KHz')
gtext('53940Hz')
gtext('54060Hz')
pause;
xlabel('63KHz')
gtext('62940Hz')
gtext('63060Hz')
pause;
xlabel('72KHz')
gtext('71940Hz')
79
gtext('72060Hz')
pause;
xlabel('81KHz')
gtext('80940Hz')
gtext('81060Hz')
pause;
xlabel('90KHz')
gtext('89940Hz')
gtext('90060Hz')
pause;
%%%%%%%%%%%%%%%%ANALISIS DE ARMONICOS %%%%%%%%%%%%%%%%%%%%%
fp=3000;
% frecuencia de portadora
fund=max(mag);
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 9 kHz%%%%%%%%%%%%%%%%%
h=3;
% numero de armnico
Ab9k=960;
% Ancho de banda
vector9k=mag((h*fp)-Ab9k:h*fp+(Ab9k*2));
% Armas en vector
armonico9k=vector9k/fund;
% Normalizas
arm9k=(armonico9k.*armonico9k);
% Elevas al cuadrado
A9k=sum(arm9k,1);
% Sumas los cuadrados
B9k=sqrt(A9k);
% Obtienes raz cuadrada
t9k=0:1:2880;
% Puntos a graficar
plot(t9k,armonico9k)
xlabel('9kHz')
xlabel('AMPLITUD(Normalizada)')
print -dmeta 9Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 18 kHz%%%%%%%%%%%%%%%%%
h=6;
% numero de armnico
Ab18k=1440;
% Ancho de banda
vector18k=mag((h*fp)-(Ab18k):(h*fp)+(Ab18k*2));% Armas el vector
% Normalizas
A18k=sum(arm18k,1);
B18k=sqrt(A18k);
t18k=0:1:4320;
% Puntos para graficar
plot(t18k,armonico18k);
xlabel('18kHz')
print -dmeta 18Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 27 kHz%%%%%%%%%%%%%%%%%
h=9;
% numero de armnico
Ab27k=1920;
% Ancho de banda
vector27k=mag((h*fp)-(Ab27k):(h*fp)+(Ab27k*2));%Armas el vector
% Normalizas
A27k=sum(arm27k,1);
B27k=sqrt(A27k);
t27k=0:1:5760;
% Puntos para graficar
xlabel('27kHz')
80
print -dmeta 27Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 36 kHz%%%%%%%%%%%%%%%%%
h=12;
% numero de armnico
Ab36k=2400;
% Ancho de banda
% Normalizas
A36k=sum(arm36k,1);
B36k=sqrt(A36k);
% Obtienes ras cuadrada
t36k=0:1:7200;
% puntos para graficar
xlabel('36kHz')
print -dmeta 36Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 45 kHz%%%%%%%%%%%%%%%%%
h=15;
% numero de armnico
Ab45k=2760;
% Ancho de banda
% Normalizas
A45k=sum(arm45k,1);
B45k=sqrt(A45k);
t45k=0:1:11040;
xlabel('45kHz')
print -dmeta 45Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 54 kHz%%%%%%%%%%%%%%%%%
h=18;
% numero de armnico
Ab54k=3000;
% Ancho de banda
% Normalizas
A54k=sum(arm54k,1);
B54k=sqrt(A54k);
% Obtines raiz cuadrada
t54k=0:1:12000;
xlabel('54kHz')
print -dmeta 54Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 63 kHz%%%%%%%%%%%%%%%%%
h=21;
% numero de armnico
Ab63k=3120;
% Ancho de banda
% Normalizas
%Elevas al cuadrado
A63k=sum(arm63k,1);
B63k=sqrt(A63k);
t63k=0:1:12480;
xlabel('63kHz)')
81
print -dmeta 63Khz
pause;
%%%%%%%%%%%%%%%%%%%%%%%THD%%%%%%%%%%%%%%%%%%%%%%%%%%%
SS=(B9k+B18k+B27k+B36k+B45k+B54k+B63k)/pico;
Contenido=SS*100
End.
82

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Centro Nacional de Investigacin y Desarrollo Tecnolgico

TESIS DE MAESTRA EN CIENCIAS

Modulador PWM en FPGA para un Inversor Multinivel en

Javier Alejandro Estrada Garca

Maestra en Ciencias en Ingeniera Electrnica

Cuernavaca, Morelos, Mxico.

TESIS DE MAESTRA EN CIENCIAS

Modulador PWM en FPGA para un Inversor Multinivel en

Javier Alejandro Estrada Garca

Maestra en Ciencias en Ingeniera Electrnica

Cuernavaca, Morelos, Mxico.

3.3.6 Sistema completo............................................................................ 46

Figura 4.6. Tensin entre fases con m=0.8 pu. ............................................................. 57

Tabla de consulta o contenido

Lenguaje de descripcin de hardware para circuitos integrados de muy

ndice de modulacin en amplitud

Con generador de induccin doblemente alimentado con convertidor esttico de

La figura 1.1 muestra el diagrama general de un sistema de generacin elico que

Figura 1.1. Aerogenerador con convertidor esttico de potencia plena.

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Reduce del ruido acstico.

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1.2 Planteamiento del problema

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F. T. Roldn y E. G. Morales, Energas Renovables para el Desarrollo

V. Vlatkovic, Alternative Energy: State of the Art and Implications on Power

Van por tecnologa mexicana, [en lnea], Disponible: http://www. planetaazul.

El Presidente Caldern en la Inauguracin de la Central Elica La Venta II, [en

Plan de Accin para Eliminar Barreras para el Desarrollo de la Generacin

Baroudi, J.A.; Dinavahi, V.; Knight, A.M. A Review of Power Converter

American Wind Energy Association, Electrical Guide to Utility Scale Wind

S. Bernet, Recent Developments of High Power Converters for Industry and

A. Muthuramalingam, s.V. Vedula and P.A. Janakiraman, Performance

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La respuesta dinmica del inversor es ms rpida, por tener ms niveles de tensin

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