17

II Circuits : aspects lectriques

II.1. Technologies
Les circuits numriques sont subdiviss en familles technologiques. A chaque
famille est associe un processus de fabrication qui recouvre un type de transistor
(bipolaires, MOS etc...), donc des paramtres lectriques : tensions dalimentations,
niveaux logiques, courants changs lors de lassociation de plusieurs oprateurs,
caractristiques dynamiques comme les temps de propagations, les frquences
dhorloge maxima. Le principe gnral adopt est que lutilisateur peut construire
une fonction logique complexe en associant des oprateurs lmentaires sans se
poser chaque fois des questions dinterface lectrique tant quil utilise des
circuits dune mme famille.
Nous ntudierons pas ici larchitecture interne des diffrentes technologies
utilises en lectronique numrique1, pour le concepteur de systme numrique un
circuit apparat comme une boite noire dont le fonctionnement est entirement
dfini par ses caractristiques externes, tant statiques (volts et milliampres) que
dynamiques (nanosecondes et mgaherz). Avant daborder ces deux points, nous
passerons en revue, de faon trs gnrale les familles les plus utilises en pratique.

II.1.1

Les familles TTL

Famille historique sil en est, apparue au milieu des annes 1960, la famille
TTL (Transistor Transistor Logic), construite autour de transistors bipolaires, est
devenue un standard de fait. Les premires versions sont devenues compltement
obsoltes mais servent dlments de comparaison. Dans la version TEXAS
INSTRUMENT, repris par de nombreuses secondes sources, le code
didentification dun circuit TTL est relativement standardis :
SN 74 AS 169 N ou DM 54 S 283 J
1

On consultera avec profit HOROWITZ et HILL, The Art of Electronics, Cambridge University
Press, 1983 ; MILLMANN et GRABEL Microlectronique, McGraw-Hill, 1988 ou HODGES et
JACKSON Analysis and design of digital integrated circuits, McGraw-Hill, 1988.
Copyright (c) 2007, J. Weber et M. Meaudre. Le contenu de ce document peut tre redistribu sous les
conditions nonces dans la Licence pour Documents Libres version 1.1 ou ultrieure.

18

Circuits numriques et synthse logique

Chaque champ a une signification :

SN, DM : champ littral qui indique le constructeur.
74 ou 54 : gamme de tempratures normale (0C 70C) ou
militaire (-55C +125C).
AS, S, ...: technologie ici advanced shottky, shottky.
169, 283, ...: fonction logique.
N, J, P, NT...: type de botier (ici DIL plastique ou cramique).
Les familles TTL ncessitent une alimentation monotension de +5 V.
Attention, cette spcification est trs stricte, et doit tre respecte 10 % prs,
voire 5 % prs dans certains cas. Le dpassement de la tension dalimentation
maximum, de mme que linversion de cette tension, par permutation accidentelle
entre masse et alimentation, est lun des moyens de destruction du circuit le plus
sr.
Le tableau ci-dessous rsume quelques lments cls des familles TTL :
Technologie

Commentaire

P mW

tp ns

74/54 N
74/54 H
74/54 L
74/54 S

Srie historique standard, transistors saturs, obsolte

Srie historique rapide, obsolte
Srie historique faible consommation (low power), obsolte
Shottky, srie rapide, transistors non saturs, presque
obsolte
Shottky faible consommation, trs rpandue, standard de
fait, presque obsolte
Version Fairchild des technologies rapides
Advanced Shottky, remplace la S
advanced low power shottky, remplace la LS

10
20
1
20

10
5
30
3

10

4
8
2

3
2
4

74/54 LS
74/54 F
74/54 AS
74/54 ALS

Dans le tableau prcdent, la puissance P et le temps de propagation (retard) tp

sont mesurs pour un oprateur lmentaire (porte), typiquement un inverseur.
Les familles TTL sont caractrises par une consommation non ngligeable, de
lordre de quelques milliwatts par porte, qui augmente un peu avec la frquence
dutilisation, et des frquences maximums de fonctionnement comprises entre 10 et
100 Mhz suivant les versions. Les niveaux logiques typiques sont de lordre de 3 V
pour le niveau haut et 0,4 V pour le niveau bas (voir plus loin).

II.1.2

Les familles CMOS

Apparue la mme poque que la famille TTL N, la premire famille CMOS

(Complementary Metal Oxyde Semi-conductor), la srie 4000 de RCA, sest
rendue populaire par sa trs faible consommation statique (pratiquement 0) et par
une grande plage de tension dalimentation (3 15 V), malgr des performances
dynamiques quatre dix fois plus mauvaises, dans le meilleur des cas2. Cette
2

Le retard dans les circuits dpend beaucoup de la capacit de charge en sortie pour la famille 4000.

19

Circuits : aspects lectriques

famille est strictement incompatible avec la famille TTL, la fois pour des
questions de niveaux logiques que de courant absorb par les portes TTL.
La famille des circuits CMOS sest agrandie depuis, dans deux directions
1. Circuits spcialiss trs faible tension dalimentation (1,5 V), trs
faible consommation, o la vitesse nintervient pas, ou peu
(montres, calculettes simples, etc...). Nous nen parlerons pas plus.
2. Circuits qui concurrencent les familles TTL, mme rapides, avec
une consommation statique pratiquement nulle : 4000B, 74 C, 74
HC, 74 HCT, 74 ACT, 74 FACT etc...Les familles 74xxx sont
fonctionnellement quivalentes aux familles TTL, mais le brochage
des circuits est parfois diffrent, la lettre T indique la compatibilit
de niveaux lectriques avec les familles TTL.
Les notices des circuits CMOS sont analyser avec prudence quand on les
compare aux autres familles :
La consommation est proportionnelle la frquence de
fonctionnement, nulle frquence nulle, la puissance absorbe par
porte rejoint celle des familles bipolaires aux alentours dune
dizaine de mgahertz. Une formule approche permet destimer la
puissance absorbe par une porte lmentaire :
Pd = (CL + CPD)Vcc(VH VL) f
o CL est la capacit de charge, CPD une capacit interne quivalente
de lordre de 25 pF pour les familles 74 AC, Vcc la tension
dalimentation3 et f la frquence de fonctionnement.
Les circuits MOS prsentent une caractristique dentre qui peut
tre assimile une capacit, le temps de propagation et la
consommation par porte augmentent notablement quand la capacit
de charge, donc le nombre doprateurs commands, augmente.
Le tableau ci-dessous rsume quelques lments cls des familles CMOS :
Technologie

Commentaire

P mW

tp ns

4000
74/54 C
74/54 HC
74/54 HCT
74/54 ACT

Srie historique, non compatible TTL, obsolte

Partiellement compatible TTL, obsolte
Partiellement compatible TTL
Compatible TTL
Compatible TTL, rapide

0,1
0,1
0,1
0,1
0,1

100
50
10
10
5

Dans le tableau prcdent les chiffres sont donns pour une capacit de charge
de 50 pF et une frquence de travail de 1 Mhz. La compatibilit TTL, si elle est
mentionne, na de sens que pour une tension dalimentation de 5 V.
Les CMOS sont un peu la famille idale pour les applications courantes.
Quelques prcautions demploi sont cependant noter :

Cette formule met clairement en vidence lintrt du passage, qui tend se gnraliser, de 5 V
3,3 V pour la tension dalimentation des circuits numriques.

20

Circuits numriques et synthse logique

Les entres inutilises ne doivent jamais tre laisses en lair ,

loubli de cette prcaution, qui peut conduire des
dysfonctionnements des familles TTL, peut tre destructive dans le
cas des CMOS.
Les signaux dentre ne doivent jamais tre appliqus un circuit
non aliment. Si le potentiel dune entre dpasse celui de la broche
dalimentation du circuit, cela peut provoquer un phnomne connu
sous le nom de latch up , destructif, qui est un vritable courtcircuit interne4.
Les circuits sont sensibles aux dcharges lectrostatiques, les
mmoires grande capacit, qui font appel des transistors de
dimensions sub-microniques, ne doivent tre manipules que par un
oprateur muni dun bracelet conducteur reli la masse du
montage.
Laugmentation de la vitesse, conjointement la consommation
statique nulle (rsistances quivalentes infinies), conduit une trs
forte dsadaptation, au sens des lignes de propagation, des circuits
vis vis des conducteurs dinterconnexions. Cette dsadaptation
conduit des phnomnes dchos : une impulsion peut tre
rflchie en bout de ligne, et gnrer un cho, cest dire une
impulsion parasite qui peut conduire des erreurs de
fonctionnement.
La consommation dun circuit CMOS nest pas du tout rgulire,
mais forme dune suite dimpulsions de courant, chaque
changement dtat ; si ces impulsions de courant se retrouvent dans
les fils dalimentation ceux-ci se comportent comme autant
dantennes qui mettent des signaux parasites. Globalement cela se
traduit par un comportement trs bruyant des systmes numriques
qui utilisent une technologie CMOS sans respecter les rgles de lart
concernant le cblage. Parmis ces rgles de lart la plus importante,
et de loin, est le dcouplage haute frquence de lalimentation de
chaque circuit. Pratiquement il faut adjoindre chaque botier une
capacit de dcouplage (10 100 nF), entre alimentation et masse.
Cette capacit doit prsenter une impdance aussi faible que
possible en haute frquence (plusieurs centaines de mgaherz), elle
doit donc avoir une inductance parasite aussi faible que possible :
fils courts, technologie mille feuilles , lidal tant une capacit
chip soude directement sous le circuit dcoupler. Pour
rsumer : dans les conducteurs dalimentation et de masse ne
doivent circuler que des courants continus.

Pour les initis : la structure CMOS prsente un thyristor parasite qui, sil est mis en conduction,
court-circuite les alimentations. Un dpassement de la tension dalimentation par une des entres
peut mettre ce thyristor en conduction. Les circuits rcents sont mieux protgs contre ce
phnomne que ceux des premires gnrations, mais le problme na pas compltement disparu.

21

Circuits : aspects lectriques

II.1.3

Les familles ECL

Les familles ECL constituent en quelque sorte laristocratie des familles

logiques. Trs rapides, temps de propagation infrieur la nano-seconde pour une
porte, temps daccs de moins de 10 nano-secondes pour les mmoires, ces
familles constituent un monde part. Elles sont strictement incompatibles avec la
TTL, ne serait-ce que par leur tension dalimentation qui est ngative, 5,2 V, et
par des niveaux logiques haut et bas de 1 V et 1,6 V respectivement. Le
fonctionnement interne fait appel des amplificateurs diffrentiels, en technologie
bipolaire, qui fonctionnent en rgime linaire. Cette particularit leur confre un
courant absorb pratiquement constant, ce qui rend les circuits peu bruyants, et
facilite ladaptation dimpdance aux lignes dinterconnexions. La contrepartie du
fonctionnement en rgime linaire est une consommation importante. Le tableau cidessous rsume quelques caractristiques des deux familles principales :
Technologie

Commentaire

P mW

tp ns

f max

ECL 10K
ECL 100K

Srie historique, non compatible TTL

Meilleure stabilit en temprature, plus rapide,
non compatible TTL

25
30

2
0,8

125 MHz
400 MHz

La puissance et le temps de propagation concernent une porte lmentaire, la

frquence maximum de fonctionnement concerne un circuit squentiel synchrone
simple.
Les domaines dapplications des technologies ECL sont les super
ordinateurs , et les parties hautes frquences des systmes de tlcommunication.
On trouve des circuits drivs de lECL, dont le fonctionnement interne est celui de
cette famille, mais qui apparaissent au monde extrieur comme compatibles TTL,
alimentation comprise.

II.1.4

Les familles AsGa

Dun usage industriel encore limit quelques fonctions relativement simples,

en gnral dans les parties hautes frquences des systmes de tlcommunications
et de radars, ces technologies surpassent les familles ECL dans le domaine des
frquences allant de 500 Mhz 5 Ghz. Elles utilisent comme composants
lmentaires des transistors effet de champ jonction, MESFET (pour Metal
Semi-conductor Field Effect Transistor), dont la jonction de commande est une
diode Shottky. Lorigine de la vitesse de ces transistors est que la mobilit des
lectrons est cinq dix fois plus leve dans larseniure de gallium que dans le
silicium.

22

Circuits numriques et synthse logique

Le tableau ci-dessous indique quelques unes des performances atteintes :

Technologie

Commentaire

P mW

tp ps

f max

BFL
DCFL

Buffered FET logic, Gomtrie 0,5m

Direct coupled FET logic, 0,5 m

10
1,3

55
11

2,5 GHz
4 GHz

La puissance et le temps de propagation (en pico-secondes) concernent une

porte lmentaire, la frquence maximum de fonctionnement (en gigahertz)
concerne un circuit squentiel synchrone simple.

II.2. Volts et milliampres

Le principe de constitution dune famille logique est de permettre au
concepteur dune application dinterconnecter les circuits sur une carte de la mme
faon quil assemble des fonctions sur un schma de principe. Ce jeu de Lego est
rendu possible par le respect, par les fabriquants de circuits, de rgles cohrentes,
communes tous les fabriquants, qui rendent comprhensibles, par les entres dun
circuit, les signaux issus des sorties dun autre. Le jeu se complique un peu cause
de linvitable dispersion des caractristiques, dun composant lautre lors de la
fabrication, dispersion initiale laquelle il convient de rajouter les variations des
caractristiques dun mme circuit avec la temprature. Tous les paramtres
lectriques dun circuit intgr seront dfinis par trois valeurs : minimum,
maximum, dans une plage de temprature, et typique, temprature normale ,
cest dire 25 C (300 K).

II.2.1

Les niveaux de tension

A un circuit, aliment par une tension VCC, on applique une tension dentre Ve
et on mesure la tension de sortie Vs.

Vcc

Ie

Is

Ve

Vs

Figure II-1

23

Circuits : aspects lectriques

Les niveaux HAUT et BAS, en entre et en sortie, VIH, VOH, VIL et VOL sont
dfinis par :
Niveaux bas en entre si 0 Ve VIL
Niveaux bas en sortie si 0 Vs VOL
Niveaux haut en entre si VIH Ve Vcc
Niveaux haut en sortie si VOH Vs Vcc
Il est clair quentre un niveau haut et un niveau bas doit exister une plage
interdite , pour quil ny ait pas ambigut.
Quand on envisage lassociation de deux circuits, A et B, il convient de rendre
compatibles les niveaux dentre et de sortie.

Vcc

Vcc

A
Ie
VeA

B
Ie

Is
VsA

VeB

Is
VsB

Figure II-2

Pour assurer que le circuit B comprend bien les signaux issus du circuit A, on
doit avoir :
VOHMIN > VIHMIN
VOLMAX < VILMAX
Dans ces ingalits, un peu paradoxales, il faut bien comprendre que les
attributs MIN et MAX ont un sens statistique, ils concernent les valeurs
extrmes que le constructeur garantit sur tous les circuits dune mme famille
technologique.
Un catalogue de composants TTL nous renseigne sur la valeur de ces
paramtres dans cette famille : VOHMIN = 2,7 V et VIHMIN = 2 V, VOLMAX = 0,4 V et
VILMAX = 0,8 V.
Ces valeurs respectent bien videmment les ingalits prcdentes.
Entre les familles TTL et CMOS traditionnelles la compatibilit nest pas
assure dans le sens TTLCMOS pour le niveau haut.
La valeur minimum des carts entre VOHMIN et VIHMIN dune part, VOLMAX et
VILMAX dautre part reprsente limmunit au bruit de la famille considre. Elle est
de 400 mV en TTL. Cette immunit au bruit reprsente lamplitude que doit avoir
un parasite, superpos au signal utile, qui risque de rendre ambigu la tension
dentre dun circuit. La figure II-3 rsume les dfinitions qui prcdent :

24

Circuits numriques et synthse logique

Tensions
Vcc
niveau haut

niveau haut
VOH
VIH
VIL

Zone inexistante
VOL

Zone interdite
niveau bas

niveau bas
0
Sorties

Marges

Entres

Figure II-3

II.2.2

Les courants changs

Les courants Ie et Is des figures II-1 et II-2 indiquent des conventions de signe
pour des courants dont les sens rels dpendent des niveaux logiques qui
interviennent. En premire approximation, on peut considrer que la sortie dun
circuit se comporte comme une source de tension ; dans un montage comme celui
de la figure II-2, la valeur du courant qui circule dans la liaison entre les deux
circuits est alors principalement fixe par ltage dentre du circuit rcepteur de
linformation. Pour un niveau bas Ie est ngatif (le courant sort du rcepteur), il
est positif pour un niveau haut. Quand un circuit en commande plusieurs, son
courant de sortie est, un signe prs, gal la somme des courants dentre des
circuits commands :

Vcc
Rcepteur B
Vcc

IeB

Emetteur A
Ie

IsA

Ve

VsA

IeC

Figure II-4

Vcc
Rcepteur
C

25

Circuits : aspects lectriques

Is A = (Ie B + Ie C)
Pour dterminer la validit dune association telle que celle reprsente
figure II-4, il faut connatre les valeurs maximums (en valeurs absolues) des
courants dentre, et la valeur maximum tolrable pour le courant de sortie. Cest
dans cette optique que sont dfinis :
IIH et IIL , courants dentre dun circuit auquel on applique des
niveaux haut et bas, respectivement.
IOH et IOL , courants de sortie admissibles par un circuit tout en
conservant les niveaux de tension haut et bas, respectivement.
Pour assurer la validit dune association dans laquelle un circuit en commande
plusieurs autres, il faut contrler que sont vrifies les deux ingalits :
IOHMAX > ( IIHMAX )
IOLMAX > ( IILMAX )
Les signes proviennent des conventions de signes classiquement adoptes,
seules comptent, videmment, les valeurs absolues des courants.
En TTL-LS : IOHMAX = 0,4 mA pour IIHMAX = 20 A, IOLMAX = 8 mA pour
IILMAX = 0,4 mA
On en dduit quun circuit peut en commander 20 autres tout en assurant le
respect des niveaux logiques.
Les ingalits prcdentes, associes leurs semblables concernant les
tensions, permettent de dterminer la validit dassociations entre circuits de
technologies diffrentes, ou de spcifier un circuit dinterface fait maison avec
une technologie donne. A lintrieur dune technologie les niveaux de tension sont
videmment compatibles, les rgles concernant les courants se rsument alors
contrler le bon respect des sortances et entrances des circuits :
On prend comme unit logique la charge apporte par lentre dune porte
lmentaire de la famille technologique considre (en gnral linverseur). On
dfinit alors deux nombres entiers :
La sortance (fan out) dune sortie est gale au nombre maximum de
charges lmentaires que peut piloter cette sortie.
Lentrance (fan in) associe une entre dun circuit complexe est
gale aux nombres de charges lmentaires quivalentes aux
courants absorbs (ou fournis) par cette entre.
La valeur typique de sortance adopte par les fabriquants est de 20.
N.B. : Autant ce qui prcde a un sens clair pour les technologies dont les
consommations sont peu dpendantes de la vitesse de fonctionnement, TTL et
ECL par exemple, autant les consommations statiques nont aucun sens
appliques aux technologies CMOS. Pour ces technologies les calculs de
sortances conduisent des rsultats absurdes, parce quapplicables uniquement
une application qui ne fait rien ! Pour ces technologies laugmentation du
nombre dentres mises en parallle se traduit par une augmentation de la
capacit de charge prsente au circuit de commande, il en rsulte une
augmentation des temps de propagation des signaux, donc une baisse de

26

Circuits numriques et synthse logique

vitesse du systme. Les notices de circuit donnent les capacits des entres et
des courbes de temps de propagation en fonction de la capacit de charge.

II.3. Nanosecondes et mgahertz

Avant de prciser les paramtres dynamiques que lon dfinit pour caractriser
les circuits logiques, rappelons brivement comment on caractrise une impulsion :

Amplitude normalise
1

0,9
0,5
tw

0,1
temps
tr

tf

Figure II-5

Les noms des diffrents temps qui interviennent sont :

tw : largeur (width)
tr : temps de monte (rise time)
tf : temps de descente (fall time).
Quelle que soit la famille logique, les signaux appliqus aux circuits doivent
avoir des temps de monte et de descente infrieurs au temps de propagation des
oprateurs lmentaires ; la dfinition de ces temps de propagation est lobjet du
paragraphe suivant. Dans toute la suite nous considrerons donc des signaux dont
les temps de monte et de descente sont nuls. Prcisons que les logiciels de
simulation logique adoptent toujours la mme convention, malgr une terminologie
parfois ambigu (voir ci-dessous).

II.3.1 Des paramtres observables en sortie : les temps de

propagation
Considrons la rponse une impulsion dun inverseur lmentaire figure II6:

27

Circuits : aspects lectriques

Ve
Vcc
Vs
Ve

Vs
t
tPHL

tPLH

Figure II-6
Les deux temps tPHL , pour temps de propagation du niveau haut vers le niveau
bas, et tPLH , pour temps de propagation du niveau bas vers le niveau haut, qui ne
sont pas forcment gaux, caractrisent le retard entre une cause, Ve , et un effet, Vs
, d aux imperfections des transistors qui constituent linverseur. Ces dfinitions se
gnralisent sans peine pour toute relation de cause effet entre une entre et une
sortie dun circuit : retard par rapport une horloge, retards pour commuter dun
tat haute impdance un tat logique et vice versa, etc....On consultera avec profit
une notice de circuit pour se familiariser avec les multiples temps de propagations
spcifis.
Ces temps sont dfinis en valeur maximum, parfois en valeurs typiques et
minimum, pour une valeur spcifie de le capacit de charge vue par la sortie (en
gnral 50 pF). En effet, les temps de propagation dpendent beaucoup de cette
capacit de charge, surtout dans les technologies qui utilisent des transistors effet
de champ. Dans certains cas les notices fournissent des taux daccroissement des
temps de propagation en fonction de la capacit de charge (nanosecondes par
picofarad).
N.B. : Les remarques qui prcdent, propos des capacits de charges
acceptables en sortie des circuits logiques, laissent penser aux effets
pour le moins curieux que peuvent provoquer des mesures faites avec en
oscilloscope dpourvu de sonde !

II.3.2

Des rgles respecter concernant les entres

Une autre classe de paramtres dynamiques des circuits est parfois moins bien
comprise : elle concerne des paramtres qui ne sont pas directement observables,
mais dont le non respect peut entraner des dysfonctionnements du circuit. Ces
paramtres interviennent notamment dans les circuits squentiels synchrones,
pilots par une horloge.
Temps de prpositionnement et de maintien
Les temps de prpositionnement (set up time, tSU ) et de maintien (hold time,
tH ) concernent les positions temporelles relatives de deux entres dun mme

28

Circuits numriques et synthse logique

circuit, par exemple la position de lentre D et de lhorloge dune bascule D

synchrone, qui ragit aux fronts montants de son horloge. Nous dfinirons ces
temps sur cet exemple simple, mais ils se gnralisent toutes les entres dun
circuit qui provoquent une action conjointe (figure II-7) :

Horloge
front actif
Horloge
Entre

Ck

t
Entre

tat indiffrent
t
tSU

tH

Figure II-7

Pour que la bascule interprte correctement la valeur de lentre, quelle que

soit cette valeur, do les deux valeurs possibles reprsentes sur la figure II-7,
celle-ci doit tre stable avant la transition active dhorloge (set up) et maintenue
stable aprs (hold) cette transition.
Typiquement, pour la technologie TTL-LS, ces valeurs sont : tSU = 20 ns et
tH = 0. Lintrt davoir une valeur nulle pour le maintien apparait ds que lon
remarque quen gnral les entres dun circuit synchrone sont les sorties dun
autre, la valeur prendre en compte au moment de la transition dhorloge est alors,
sans ambigit, celle qui prcde cette transition. Pour illustrer ceci il suffit de
monter une bascule D en diviseur par deux , un montage qui change dtat
chaque transition active de lhorloge (figure II-8) :

Horloge
Horloge

Ck Q

Entre

> tSU

D /Q
rsultat

Figure II-8

29

Circuits : aspects lectriques

Si la bascule du schma de la figure II-8 possde un temps de maintien nul, le

montage fonctionne correctement quel que soit le temps de propagation de la
bascule, pourvu que la clause sur le temps de prpositionnement (qui nest jamais
nul) soit respecte. De plus, au niveau de lanalyse de principe, cela permet de
comprendre le fonctionnement dun systme en idalisant les caractristiques des
composants ; rien nest plus irritant que les explications de principe qui font en
permanence appel aux dfauts des composants (les retards) pour clairer ce
fonctionnement. Par contre ces dfauts doivent tre pris en compte lors de
lvaluation des limites de fonctionnement dun montage, cest ce que nous allons
explorer dans la suite.
Calcul de la frquence maximum dune horloge
Reprenons le schma de la figure II-8, mais en tenant compte, cette fois, des
retards dans la bascule (figure II-9), de faon pouvoir valuer les limites de
performances de notre systme :

Entre
> tSU

> tH
Hor
Entre

> tH

Ck Q
D

/Q

TCK

Hor

tPHL

> tSU

tPLH

Figure II-9

Pour que le montage fonctionne correctement les paramtres des circuits

doivent vrifier :
tH < min( tPHL , tPLH )
tSU < TCK max( tPHL , tPLH )
soit :
FCK = 1/ TCK < 1/ (tSU + max( tPHL , tPLH ))
La premire relation, indpendante de la frquence de lhorloge, est toujours
vrifie pour des circuits dont le temps de maintien est nul, do lintrt de ces
circuits.

30

Circuits numriques et synthse logique

La deuxime relation permet de calculer la frquence maximum de fonctionnement du montage.

On peut tendre ltude prcdente un cas plus gnral que le diviseur par
deux (figure II-10) :

Horloge

Entres

tP2

tSU

tP1

Figure II-10

Dans un tel systme, qui volue chaque transition dhorloge en fonction de

son tat initial et des entres extrieures, trois conditions doivent tre respectes :
1. Les entres extrieures doivent tre correctement positionnes par
rapport lhorloge, cela peut tre assur en resynchronisant, au
moyen dune bascule D, toute entre asynchrone par rapport
lhorloge locale ; nous prciserons ce point au paragraphe suivant.
2. La frquence de lhorloge doit respecter lingalit :
FCK < 1/ ( tSU + max( (tPropagation ) ) )
3. Le temps de maintien doit tre nul, ou au pire infrieur au plus petit
des temps de propagation.
Attention : Un dysfonctionnement par violation de prpositionnement se
corrige en rduisant la frquence dhorloge ou en choisissant une
technologie plus rapide, un dysfonctionnement par violation de temps de
maintien, par contre, est indpendant de la frquence de lhorloge et
ncessite, en gnral, une refonte complte du systme.
Dautres paramtres sont spcifis qui concernent lhorloge, ou les entres de
commandes asynchrones des circuits squentiels : largeur minimum des
impulsions, frquence maximum de fonctionnement du circuit sans rebouclage,
etc...Ces paramtres conduisent, en gnral, des contraintes beaucoup moins
svres que celles que nous venons dobtenir ; il convient de se mfier des
valuations htives faites partir de la lecture des notices de circuits, sans

31

Circuits : aspects lectriques

valuation des temps de propagation dans le schma rel. Notons que les outils de
simulation logique permettent dextraire dun schma complexe les chemins
critiques qui limitent les performances du systme.
Synchronisation des entres asynchrones dun systme synchrone
Dans un systme tel que celui de la figure II-10, il est impossible dassurer que
les rgles prcdentes sont respectes si les changements des entres sont
asynchrones de lhorloge. Le risque est alors de voir apparatre des transitions
fausses5.
Pour viter ce type de dsagrment la mthode consiste systmatiquement
resynchroniser les entres asynchrones au moyen de bascules D (registre de
synchronisation) :

Horloge

Entres
asynchrones

tPe

Entres
synchrones

tP2

tP1

tSU
n
Registre de
synchronisation
(p bascules D)

Figure II-11

Dans le schma de principe de la figure II-11 les dures de tous les chemins
sont dfinies, ce qui permet de contrler le respect des temps de maintien et de
prpositionnement.
Il reste cependant une interrogation : que se passe-t-il pour une bascule du
registre de synchronisation si les temps prcdents ne sont pas respects pour elle ?
A priori, tant que lon reste dans le monde de la logique, le seul risque est de perdre
une priode dhorloge dans la prise en compte de lentre concerne. De toute
faon un systme synchrone volue avec une dfinition temporelle qui est connue
une priode dhorloge prs, le problme semble donc rsolu. Et pourtant... il peut
arriver, extrmement rarement (les probabilits sont infrieures 10-9 pour des
bascules saines ), quune bascule dont lentre D change juste avant la transition
active dhorloge (quelques nanosecondes en TTL-LS ), hsite ensuite entre le
niveau haut et le niveau bas, et ce pendant un temps trs long lchelle de
5

Par exemple un compteur qui devrait se charger 13 prend la valeur 9 parce que la bascule de
poids binaire 2 est un peu plus lente que les autres.

32

Circuits numriques et synthse logique

lhorloge. Ce phnomne, exceptionnel rappelons le, est connu sous le nom de

mtastabilit. Certains fabriquants de circuits rapides donnent des indications
concernant la propension la mtastabilit de leurs produits.
La figure II-12, ci dessous, illustre la tension de sortie dune bascule qui passe
par un tat mtastable dans une transition LH.

Ck

Violation de tSU

Ve

D
Vs
Ve

Vs
Etat analogique mtastable

Figure II-12

Une interprtation physique de lapparition dun mtastable peut tre illustre

par les points dquilibres dune bille sur une surface courbe (figure II-13) :

Etat mtastable

Etat stable L

Etat stable H

Figure II-13

Les fluctuations (agitation thermique, impulsions dhorloge) font que la

bascule quittera, un moment ou un autre, ltat mtastable, mais il est
impossible de prvoir la dure de cet tat. Dans des applications o le risque, mme
faible, dapparition de mtastables est intolrable, on peut utiliser une double

33

Circuits : aspects lectriques

synchronisation, constitue de deux registres monts en cascade, comme dans un

registre dcalage.

II.3.3

Des rgles respecter concernant les dcouplages

Quand la tension de sortie dun circuit change dtat ce changement dtat

saccompagne dun transfert de charge lectrique entre le circuit et la capacit de
charge, CL, de la sortie considre. Pendant la transition on peut considrer que la
charge transfre provient entirement de la capacit de dcouplage du circuit, les
conducteurs dalimentation prsentent en effet une rsistance non ngligeable
aux variations brusques de courant6.
Un modle lectrique simple permet de modliser la commutation (figure II14) :

Rligne
Vcc
CD
Vs

Vcc
CL

Figure II-14

Dans une transition LH, qui correspond une fermeture de linterrupteur, il

apparait entre Vcc et Vs un diviseur capacitif (Vcc est la tension dalimentation
du circuit). On simpose, en gnral, une valeur maximum de variation Vcc de
tension dalimentation. Par exemple, un circuit dont huit sorties commutent
simultanment, chaque entre tant charge par une capacit de 50 pF, pour un
cart Vs = 3 V entre niveaux bas et haut, et une variation Vcc infrieure 100
mV, devra tre dcoupl par :
CD (Vs/Vcc) 8CL = 240CL = 12 nF.
Do la valeur couramment prconise de 10 100 nF par circuit, avec une
capacit qui prsente une faible rsistance srie quivalente en haute frquence, par
exemple de type cramique multicouches dilectrique X7R ou Z5U.

Rsistance ou inductance ? Un premier niveau danalyse, un peu naf, militerait pour inductance,
la thorie des lignes de propagation nous apprend quen dernier ressort il sagit plutt dune
rsistance, si les lignes dalimentations sont sans pertes.

34

Circuits numriques et synthse logique

II.4. Types de sorties

Tant quune application est construite comme un assemblage de circuits dont
chaque sortie commande une ou des entres dautres circuits de mme technologie,
cest dire dans la majorit des applications, on fait appel des sorties
standard , auxquelles se rapportent les dfinitions vues prcdemment
concernant les niveaux logiques.
Dans certains cas on est amen utiliser des assemblages qui sont premire
vue curieux : plusieurs sorties sont connectes en parallle. Les circuits qui
autorisent ce genre de construction font appel des sorties non-standard, collecteur
(ou drain) ouvert et/ou sorties trois tats.

II.4.1

Sorties standard

Pour lutilisateur dun circuit, indpendamment des dtails de la structure

interne et tant que les spcifications de courants de sortie maximum sont
respectes, une sortie standard apparat comme une source de tension, que cette
sortie soit au niveau haut ou au niveau bas. Un modle lectrique simplifi est alors
celui de la figure II-15 : les deux interrupteurs fonctionnent en alternance, pour un
niveau haut K1 est ferm, K2 est ouvert, la situation est inverse pour un niveau
bas.

Sorties standard
Vcc

Vcc

Vdd

R
K1
Logique de
commande

sortie

sortie

K2

principe

sortie

en TTL...

en CMOS.

Figure II-15

Il est clair que les sorties standard ne supportent :

ni la mise en parallle,
ni le court-circuit vers la masse ou vers lalimentation.

35

Circuits : aspects lectriques

II.4.2

Sorties collecteur (ou drain) ouvert

Une image du principe qui conduit aux sorties dites collecteur ouvert est
celle du signal dalarme dans un train. Le pilote du train doit tre prvenu si lune
au moins des alarmes mises la disposition des voyageurs est active. Dun point de
vue logique, la fonction correspondante est un OU. Les sorties collecteur ouvert
permettent de raliser une telle fonction OU, avec un nombre arbitraire dentres,
sans quil soit ncessaire de compliquer le cblage quand on augmente le nombre
des entres. Le principe est fort simple : linterrupteur K1 du schma de la figure II15 a disparu (figure II-16).

Sorties collecteur (ou drain) ouvert

Vcc

sortie

sortie
Logique de
commande

K2

R pull-up

sortie
Rcepteur

signal

principe

en TTL...

en CMOS.

utilisation : sorties en parallle

Figure II-16

On notera que dans le schma prcdent le niveau actif est un niveau bas, ce
qui est gnralement le cas dans ce type dapplication o tous les circuits partagent
la mme masse, mais pas forcment la mme alimentation. La rsistance Rpullup
(rsistance de tirage), qui est unique, est situe du ct de lentre du circuit de
rception du signal.
Une autre application, plus marginale, des sorties collecteur ouvert, est
linterface entre des sous-ensembles qui travaillent avec des tensions
dalimentation diffrentes, dans le schma de la figure II-16 la tension
dalimentation du rcepteur, Vcc, peut tre diffrente de la tension dalimentation
des circuits metteurs. Cela permet, par exemple, de crer simplement une interface
entre des circuits aliments en 5 V et en 15 V.
Les sorties collecteur ouvert ne peuvent remplacer les sorties standard dans
toutes les applications : leurs performances dynamiques sont nettement moins
bonnes, et trs dissymtriques. Alors que la transition HL est aussi rapide que
celle observe avec une sortie standard de la mme technologie, le rgime
dynamique de la transition LH fait intervenir la rsistance de tirage, conduisant
un temps de monte qui est beaucoup plus grand quavec une sortie standard, et qui
dpend fortement de la capacit de charge de la sortie.

36

II.4.3

Circuits numriques et synthse logique

Sorties trois tats

Dans un ordinateur les chemins de donnes doivent permettre lchange

dinformations entre de nombreuses sources et de nombreux rcepteurs : unit(s)
centrale(s), mmoires, priphriques. Un cblage traditionnel, par des connexions
deux deux entre toutes les sources et tous les rcepteurs possibles, conduirait
rapidement un schma inextricable. La solution ce problme est de raliser les
interconnexions entre les diffrents lments dun systme par des bus. Un bus est
un ensemble de conducteurs (fils lectriques) qui relient en parallles toutes les
entres et toutes les sorties susceptibles de recevoir ou mettre un signal dun type
donn. Dans une architecture classique on trouvera, par exemple, un bus de
donnes, un bus dadresses et un bus de contrle7.
Le protocole daccs un bus est simple : chaque instant il ne peut y avoir,
au maximum, quun seul matre du bus ; dit autrement, une seule sortie peut
imposer, un instant, des niveaux logiques aux conducteurs du bus. Si deux
circuits (ou plus) tentent dimposer, simultanment et indpendamment, des
niveaux logiques au bus on parle de conflit de bus.
Dans le schma de la figure II-17, qui illustre une connexion en bus entre une
unit centrale et trois boitiers de mmoires, lors dune opration de lecture
(transfert de la mmoire vers lunit centrale), une seule des lignes de slection (sel
i) est active, les sorties des mmoires qui ne sont pas slectionnes sont
lectriquement dconnectes du bus de donnes, elles sont dans un tat particulier
dit tat haute impdance.

donnes

Unit
centrale
sel 0
sel 1
sel 2

mmoire 0

mmoire 1

mmoire 2

sel
sel
sel
lect/cr
adresses

Figure II-17

Les sorties qui permettent une telle dconnexion sont appeles sorties trois
tats (tri-state). Physiquement, dans une sortie trois tats, les deux interrupteurs de

Dans le cas du bus de contrle, le terme de bus est parfois un abus de langage, il est employ mme
quand les conducteurs de ce bus relient entre elles des sorties qui ne sont pas trois tat .

37

Circuits : aspects lectriques

la figure II-15 sont ouverts (les transistors correspondants sont bloqus). Une sortie
trois tats peut se trouver dans lune des trois configurations :
basse impdance, niveau logique bas,
basse impdance, niveau logique haut,
haute impdance (la broche correspondante du circuit est en
lair ).

OE

OE

OE
E/S

Portes trois tats

Entre sortie bi-directionnelle

Figure II-18

Traditionnellement les symboles distinguent les commandes de connexion

(commandes de mise en basse impdance) des autres entres logiques des
oprateurs par une position particulire (entres OE de la figure II-18), le niveau
actif de ces commandes, indiqu sur les symboles, correspond ltat basse
impdance.
On peut raliser une sortie collecteur ouvert au moyen dune sortie trois tats,
il suffit de maintenir un niveau logique bas, constant, et dagir sur la commande de
tri-state .

38

Circuits numriques et synthse logique

Exercices
Frquence maximum de fonctionnement
Le schma de la figure IV-6, page 94, reprsente un compteur dcimal trois
chiffres qui utilise lassociation de trois compteurs, un par dcade.
En consultant un catalogue de circuits 74LS..., estimer le frquence
maximum de fonctionnement du montage dans cette technologie.
En quoi le schma propos dans le catalogue permet-il de gagner un peu en
vitesse ?
Le constructeur propose dutiliser le circuit 74LS264, pour augmenter la
vitesse maximum de fonctionnement. A partir de combien de dcades
ladjonction de ce circuit auxilliaire est elle intressante ?
Circuits programmables
Au moyen dune notice du circuit 22V10, peu importe la technologie,
expliquer pourquoi les constructeurs distinguent une frquence maximum de
fonctionnement interne et une frquence maximum de fonctionnement
externe .
Sorties collecteur ouvert (manipulation)
1. Concevoir et tester un schma qui permet d'allumer une diode lectroluminescente partir de deux sources connectes en parallles. On fixera le
courant dans la diode 5 mA, ce courant tant dtermin par une rsistance
de "pull-up" connecte soit 5 V, soit 12 V (deux valeurs diffrentes pour
la rsistance !) .
2. Ces valeurs sont-elles acceptables pour un circuit du type 74LS06 ?
3. On commande l'un des circuits du montage prcdent par un gnrateur,
sortie TTL, rgl environ 100 kHz . Observer l'oscilloscope et interprter
la forme du signal de sortie de ces circuits, dans les deux cas de tension
d'alimentation . D'o provient la diffrence entre les temps de monte et de
descente de ce signal ?