Mikroprocki

spis treci
Uproszczony schemat funkcjonalny mikroprocesora ............................................................................. 2
Cykl maszynowy ...................................................................................................................................... 2
RAM ......................................................................................................................................................... 2
ROM......................................................................................................................................................... 3
Architektura Von Neuman'a .................................................................................................................... 4
Architektura harwardzka ......................................................................................................................... 4
WatchDog ................................................................................................................................................ 5
Ukad zegarowy ....................................................................................................................................... 6
PORTY I/O ................................................................................................................................................ 6
Przerwania ............................................................................................................................................... 6
Stos. ......................................................................................................................................................... 6
Akumulator .............................................................................................................................................. 7
Budowa i sposb pracy timerw uC 8051 ............................................................................................... 7
Licznik ...................................................................................................................................................... 9
Przeznaczenie, budowa i zasada dziaania pracy ukadu brown out..................................................... 10
Zasada transmisji szeregowej asynchronicznej. Opisad budow odbiornika kanau transmisji
szeregowej asynchronicznej. ................................................................................................................. 10
Zasada transmisji szeregowej synchronicznej i parametry tej transmisji. ............................................ 11
Interfejsy Szeregowe. ............................................................................................................................ 11
Magistrala danych ................................................................................................................................. 12
Bramka trjstanowa. ............................................................................................................................. 13
Przerzutniki ............................................................................................................................................ 13
Budowa portw ..................................................................................................................................... 17

Uproszczony schemat funkcjonalny mikroprocesora

Cykl maszynowy - powtarzajca sie sekwencja przebiegw, zwykle kilka lub kilkanacie
okresw sygnau taktujcego. Najprostsze rozkazy wykonywane s w jednym cyklu maszynowym, za
rozkazy bardziej zoone mog wymagad kilku cykli.

RAM -

odstawowy rodzaj pamici cyfrowej. W pamici RAM przechowywane s aktualnie

wykorzystywane programy i dane dla tych programw oraz wyniki ich pracy. Pamid RAM dzieli sie na

pamid statyczn oraz pamid dynamiczn. Pamic statyczna (SRAM) jest szybsza od pamici
dynamicznej (DRAM) ale jest wiele drosza.

ROM-pamid tylko do odczytu. Rodzaj pamici urzdzenia elektronicznego, w szczeglnioci

komputera. Zawiera ona stae dane potrzebne w pracy urzdzenia - np. procedury startowe
komputera, czy prbki przebiegu w cyfrowym generatorze funkcyjnym. W tej pamici dane mona
tylko odczytad. S w niej przechowywane podstawowe dane, ktre musz zostad zachowane, nawet
jeli urzdzenie nie jest zasilane

Rys 1. schemat pojedynczej komrki ROM

Komrki pamici ROM adresowane s cigiem czterech bitw(A3...A0). Wybr odpowiedniego

adresu nastpuje dwiema drogami, przez ptle sprzerzenia zwroptnego realizowan na
przerzutnikiach typu D, oraz wyjci multipleksera t sam ptl sprzrzenia.
Pozostae bity wyjciowe(X<Y,W,Z) su do sterowania dziaaniem zewntrznych ukadw
Rodzaje pamci ROM

ROM - pamid tylko do odczytu. Ten typ programowany jest przez producenta w trakcie
produkcji
PROM- programowalne pamd tylko do odczytu. Jest to pamied jednokrotnego zapisu.
EPROM- kasowalna pamid tylko do odczytu. programowanie odbywa sie przez specjalny
programator PROM
EEPROM - pamid kasowalna i programowalne elektrycznie. Wykorzystywana jest w rnych
postaciach , rnicych sie sposobem organizacji kasowania i zapisu.

Architektura Von Neuman'a

Pierwszy rodzaj architektury komputera. Cech charakterystyczn jest to, e dane przechowywane s
wsplnie z instrukcjami, co sprawie , ze s kodowane w ten sam sposb.
W architekturze tej komputer skada sie z 4 gwnych komponentw:

pamici komputerowej przechowujcej dane programu oraz instrukcje programu; kade

komrka ma unikalny identyfikator nazywany adresem
jednostki sterujcej odpowiedzialnej za pobieranie danych i instrukcji z pamici oraz ich
sekwencyjne przetwarzanie
jednostki arytmetyczno-logicznej odpowiedzialnej za wykorzystanie podstawowych operacji
arytmetycznych
urzdzenia we/wy surzczych do interakcji z operatorem.

System komputerowy oparty na architekturze Von Neuman'a powinien:

mie skooczon i funkcjonalnie pena list rozkazw
mied moliwod wprowadzania programu do systemu komputerowego poprzez urzdzenie
zewntrzne i jego przechowywanie w pamici w sposb identyczny jak danych.
dane i instrukcje w takim systemie powinny byd jednakowo dostpne dla procesora.
informacja jest tam przekazywana dziki sekwencyjnemu odczytywaniu instrukcji z pamici
komputera i wykorzystywaniu tych samych w procesorze

Architektura harwardzka
Rodzaje architektury komputera. W odrnieniu od architektury Von Neuman'a pamid danych jest
oddzielona od pamici rozkazw. Prosta (w stosunku do architektury Von neuman'a)budowa
przekada sie na wiksza szybkod dziaania dlatego ten typ architektury jest czsto wykorzystywany
w procesach sygnaowych oraz przy dostpie procesora do pamici ceche.

Brak moliwoci przypisywania funkcji do pamici - mniejsza elastycznod

zwykle pamid programu typu rom a pamid danych typu RAM
bardziej skomplikowany interfejs do pamici
nie ma moliwoci wykorzystanie rozkazu z pamici danych

WatchDog
Watchdog (ang. pies strujcy) to urzdzenie lub program, najczciej ukad elektroniczny,
wykrywajcy bdne dziaanie systemu, bez udziau czowieka prbujcy je naprawid i zapobiec
powaniejszej awarii.
Dla prawidowej pracy ukadu watchdog naley odpowiednio napisad program. Pomidzy
instrukcje normalnego programu naley wpled instrukcje informujce ukad watchdog o prawidowej
pracy programu.
Ukad watchdog odmierza czas pomidzy kolejnymi wysyanymi do niego impulsami. Jeeli w
wyniku zakcenia pracy programu od ostatniego impulsu minie za dugi czas, to ukad ten wystawi
sygna RESET do mikroprocesora. W ten sposb zostanie przywrcona normalna praca mikroprocesora.
Ukad watchdog w mikrokontrolerze rodziny `51 ma nastpujce wasnoci:

podczenie do mikrokontrolera:
rozpoczcie pracy:
odmierzanie czasu:
staa czasowa

linia PI.4
ujemne zbocze na linii P1.4
pomidzy ujemnymi zboczami
minimum 250 ms

Reasumujc, naley przy obsudze ukadu watchdog pamitad o nastpujcych zasadach:

nie uywad przerwao do jego obsugi,
obsug ukadu watchdog rozbid na moliwie wiele oddzielnych rozkazw,
kady z wyej wymienionych rozkazw umiecid w moliwie odlegych od siebie fragmentach
programu.
Oprcz zagadnienia prawidowej obsugi ukadu watchdog, istnieje jeszcze sprawa waciwego
rozpoczcia pracy po interwencji ukadu watchdog. Sygna RESET wystawiony przez ukad watchdog
niczym z punktu widzenia mikrokontrolera nie rni si od sygnau RESET przy wczeniu zasilania.
Natomiast prawidowe rozpoczcie pracy po sygnale RESET wystawionym przez ukad watchdog nie
zawsze polega na rozpoczciu wykonywania programu od pocztku.

Ukad zegarowy
uC 8051 zawiera generator ktry po doczeniu zewntrznego rezonatora do wejcia XTAL,
Wytwarzajcy sygna zegarowy taktujcy ukad zegarowy. Jest rwnie moliwe wykorzystanie
zamknitego ukadu zegarowego - uC posiada rwnie wewntrzny oscylator generujcy sygna
taktujcy

PORTY I/O
Wszystkie porty mikrokontrolera s dwukierunkowe - to znaczy e mog dziaad jako wejcie i jako
wyjcia. dopuszczalne jest mieszanie w jednym porcie wejd i wyjd ( np 4 porty to we, a 4 wy).
Rejestry portw pracujcych jako wejcia maj wartod 1. W czasie zerowania uC wszystkie rejestry
przyjmuj wartod 1- porty s ustawione jako wejcia

Przerwania
Metoda przerwao polega na chwilowym zawieszeniu realizacji programu gwnego i przejciu do
wykonywania programu waciwej reakcji na zdarzenia wywoujce te przerwanie. W metodzie
przerwao zdarzenie oddziaywuje bezporednio na modu zwany sterownikiem przerwao. Dokonuje
sie to za pomoc instrukcji "call_wektor przerwania" . Zostaje zapamitany adres nastpnej instrukcji,
ktry po zakooczeniu przerwania przechodzi do wykonywania dalszych instrukcji programu
gwnego.
W przypadku zgoszenia 2 przerwao w tym samym czasie zostaje wykonane przerwanie o wikszym
priorytecie a pniej o niszym.
Umoliwiaj czasowe wstrzymanie aktualnie wykonywanej sekwencji programu uytkownika i
przejcie do innej sekwencji programu zwizanej z obsug okrelonego zdarzenia zaistniaego
najczciej w urzdzeniach peryferyjnych.Stan wskanikw przerwao jest prbkowany w stanie S5P2
w kadym cyklu maszynowym. Interpolacja prbkowanego stanu dokonuje si w kolejnym cyklu.
Jeeli wskanik przerwao jest ustawiony a przerwanie jest odblokowane, to ukad przerwao
spowoduje wykonanie sprztowo wygenerowanej instrukcji dalekiego wywoania procedury.
Powoduje to umieszczenie na stosie zawartoci licznika rozkazw, nie zapamitywana jest jednak
zawartod rejestru wskanikw stanu (odtwarzanie zawartoci rejestru wykonuje si programowo).
Powrt z przerwania dokonuje si poprzez umieszczenie w liczniku rozkazw adresu powrotu z
procedury oraz przywrcenie ukadu przerwao do stanu poprzedniego (np. za pomoc instrukcji RET).

Stos.
Rodzaj pamici danych, w ktrym pobieranie danych odbywa si w kolejnoci odwrotnej ni ich
umieszczanie. W danej chwili moliwy jest dostp do jednego elementu z stosu. Podstawowym
zastosowaniem jest zapamitywanie adresw powrotu podczas wywoywania procedur.
Wykorzystywany jest rwnie jako rodzaj podrcznej pamici do chwilowego przechowywania
danych, bd do przekazywania parametrw procedur. Umieszczony jest wewntrz pamici RAM.
Koniec stosu okrela 8 bitowy rejestr SP. Zwikszanie stosu powoduje zapisywanie kolejnych bajtw
pamici o adresach rosncych. Nie mona umiecid go w zewntrznej pamici RAM.

Akumulator
akumulator jest jednym z najwaniejszych rejestrw procesora, wsppracujcym z jednostk
arytmetyczno-logiczn. Jest on rejestrem z ktrego zostaje pobrany argument i do niego wpisuje sie
wyniki wikszoci operacji. Uycia rejestru akumulatora upraszcza wydajnie architektur procesora,
co byo istotne w pocztkowym rozwoju elektroniki i moe odgrywad dua role w bardzo prostych
mikroprocesorach.

Budowa i sposb pracy timerw uC 8051

tryb 0

W trybie 0 timer pracuje jako rejestr 13-bitowy, tzn. TLI traktowany jest jako rejestr 5-bitowy.
Rejestr ten jest w rzeczywistoci nadal rejestrem 8-bitowym i cay jest zwikszany, ale przeniesienie z
rejestru TLI do rejestru TIII jest generowane przy przepenieniu modszych 5 bitw rejestru TLI. Tak
skonfigurowany timer moe liczyd do wartoci 8192.

 tryb 1

W trybie I timer pracuje jako peny rejestr 16-bitowy. W tym trybie ustawienie flagi TFl nastpuje
przy doliczeniu do wartoci 65536. Ustawiajc odpowiednio wysok wartod pocztkow mona to
zaobserwowad.

tryb 2

W trybie 2 timer pracuje jako rejestr 8-bitowy. Wykorzystany jest do lego TLI. W momencie
przekroczenia jego zakresu (256) nastpuje ustawienie flagi TFl i jednoczesne zaadowanie rejestru
TLI zawartoci rejestru T I I 1 . Wpisujc do rejestru TIII odpowiedni wartod, na przykad 256-10,
mona uzyskad ustawienie flagi TFl co 10 impulsw wejciowych.

 tryb 3

W trybie 3 Timer 1 jest zatrzymywany, natomiast Timer 0 pracuje jako dwa niezalene liczniki 8bitowe. Licznik TL0 sterowany jest przez te same bity, tak jak cay Timer 0 w innych trybach.
Natomiast licznik TIIO moe pracowad tylko jako timer i jest sterowany bitem TRI oraz ustawia flag
TFl. Timer 1 moe w tym momencie pracowad w innym, dowolnym trybie, ale nie bdzie mona go
zatrzymad i nie ustawi on flagi TFl.

Licznik

Przeznaczenie, budowa i zasada dziaania pracy ukadu brown out.

Ukad ten monitoruje napicie zasilajce mikrokontroler. Jeeli napicie spadnie poniej
pewnego ustalonego poziomu (ustawiany w FUSEBIT), ukad generuje sygna RESET, a do czasu
powrotu napicia do prawidowego zakresu. (Obnienie napicia moe skutkowad np. uszkodzeniem
pamici EEPROM).
Suy do sygnalizowania spadku napicia zasilania poniej pewnej wartoci granicznej. Rejestr
mikrokontrolera zawiera specjalny bit POF, ktry ustawiany jest sprztowo jeli wystpio
zaczenie napicia zasilajcego lub chwilowy zanik tego napicia (np. spadek poniej zadanej
wartoci granicznej). Stan bitu POF nie ulega zmianie w wyniku zerowania mikrokontrolera,
jeli nie wystpi w tym czasie spadek napicia zasilajcego poniej wartoci progowej. Ukad
posiada histerez: napicie powodujce ponowne wczenie mikrokontrolera jest wiksze od
napicia zerowania.

Zasada transmisji szeregowej asynchronicznej. Opisa budow

odbiornika kanau transmisji szeregowej asynchronicznej.
Do tej transmisji potrzebna jest tylko jedna linia danych po ktrej wysyane s kolejne bity
danych. Dla rozrnienia kolejnych bitw przesya si dodatkowo specjalne bity sterujce.
Przesyanie jednego bajtu wyglda nastpujco:

Odbiornik kanau transmisji szeregowej asynchronicznej zbudowany jest z rejestru

przesuwnego (przerzutnikw poczonych ze sob w taki sposb, i w takt impulsw
zegarowych przechowywana informacja bitowa przemieszcza si (przesuwa) do kolejnych
przerzutnikw), do ktrego wpisywane s kolejne bity transmisji. Gdy wystpi ostatni bit
przesyanego sowa (bajtu), jest ono przesyane w postaci rwnolegej do rejestru SBUF, skd
moemy pobra jego warto.
Zasada transmisji szeregowej synchronicznej i parametry tej transmisji.
W transmisji synchronicznej oprcz linii danych, po ktrej przesyane s kolejne bity
danych, istnieje jeszcze linia synchronizacji, po ktrej przesyane s impulsy informujce, w
ktrym momencie na linii danych jest kolejny bit. Zatem do tego sposobu transmisji
potrzebne s dwie linie.
Transmisja synchroniczna charakteryzuje si duo wiksz prdkoci transmisji (do
1/12 FXTAL), ni transmisja asynchroniczna.

Interfejsy Szeregowe.
Tryb 0

W trybie 0 transmisja jest synchroniczna, przesyanych jest 8 bitw danych, a prdkod transmisji jest
staa i rwna 1/12 czstotliwoci zegarowej. Nadawanie danych inicjowane przez zapis bajtu
przeznaczonego do wysania do rejestru SUBF. Nadanie pierwszego bitu nastpuje o jeden cykl
maszynowy pniej ni zapis. W tym czasie bit stanu nadajnika przyjmuje stan wysoki, ktry
uaktywnia alternatywne funkcji linii danych i linii sygnau taktujcego. Przed rozpoczciem i po
zakooczeniu linia ta utrzymywana jest na poziomie niskim dla stanw S3, S4, S5, za w wysokim dla
stanw S6, S1, S2 i kolejnych cykli maszynowych. Odbir inicjowany jest przez wymuszenie REN = 1 i
RI = 0.

Tryb 1

Transmisja jest asynchroniczna przesyany jest bit startu (zero), 8 bitw danych I bit stopu
(jedynka). Przy odbiorze bit stopu umieszczany jest w RB8 (rejestr SCON). Prdkosd transmisji moe
byd zmienna w szerokim zakresie. Sygna taktujcy wykorzystywany jest przez ukad nadajnika i
odbiornika pracujcego w trybie asynchronicznym jest podawany na 4 bitowy licznik. W przypadku
nadajnika licznik wykorzystywany jest jako zwyky dzielnik przez 16. Nadawanie bajtu danych jest
wyzwalane zapisem do rejestru SBUF i rozpoczyna si w stanie S1P1 wystpujcym po przepenieniu
dzielnika. Tam zerowany jest wewntrzny bit stanu nadajnika SEND, a na linii wymuszany jest stan
niski (bit startu). Kolejne przepenienie ustawia wewntrzny bit stanu i wymuszenie na linii
odpowiadajcego wartoci pierwszego z nadawanych bitw. Operacja odbioru danych wznawiana
jest zboczem opadajcym. Procedura jest kontynuowana a do odbioru bitu stopu.

Tryb 2

Transmisja asynchroniczna dla cze szeregowego. Przesyany jest bit startu (zero) 9 bitw danych i
bit stopu (jedynka). Przy nadawaniu 9. Bitem danych jest bit TB8 z rejestru SCON. Stan tego bitu
mona zmienid programowo. Pozwala to realizowanie transmisji z bitem (nie)parzystoci,
dodatkowym bitem stopu itp. Przy odbiorze 9. Bit odbieranych danych umieszczany jest w RB8,
natomiast bit stopu jest ignorowany. Praca ukadw nadajnika i odbiornika cza szeregowego jest
podobna do tego z trybu 1. Wskanik TI ustawiany jest o jeden bit pniej (wzgldem trybu 1.).

Tryb 3

Dziaa jak w trybie drugim, lecz z inn prdkoci transmisji. Wybr trybu pracy cza szeregowego
dokonywany jest przez nadanie odpowiednich wartoci bitom SM0 i SM1 umieszczonych w rejestrze
SCON. We wszystkich czterech trybach pracy cza nadawanie danych inicjowane jest przesaniem
bitu danych do rejestru SUBF.

Magistrala danych

Magistrala danych (dwukierunkowa), po ktrej sa przesyane informacje midzy

mikroprocesorem a pozostaymi urzdzeniami, np. D0...D7
Magistrala adresowa (jednokierunkowa), po ktrej mikroprocesor wysya adresy pamici lub
urzdzenia we/wy, oznaczone np. A0...A5

Magistrala sterujca (Jednokierunkowa, po ktrej mikroprocesor przesya sygnay

okrelajce rodzaj operacji jak ma wykonad ukad wsppracujcy,
np. odczyt zewntrznej pamici, zapis do wewntrznej pamici

Bramka trjstanowa.
Poza dwoma stanami (1 i 0) posiada trzeci stan wysokiej impedancji wyjciowej. Bramka trjstanowa
stanowi rodzaj bufora (nie realizuje adnej funkcji logicznej). Posiada ona dodatkowe wejcie OE
(Output Enable), ktre steruje stopniem wyjciowym (dwoma tranzystorami CMOS). Gdy na linie OE
jest stan wysoki to obydwie bramki sterujce s tak ustawione, e tranzystory wyjciowe s odcite a
ich kanay nie mog przewodzid prdu (niezalenie od stanu sygnau na linii A). Tak wic wyjcie
bramki jest praktycznie odczone. Nazywa si to stanem wysokiej impedancji. Gdy OE = 0, wtedy
bramka dziaa normalnie, tzn. stan na jej wyjciu pokrywa si z stanem na wejciu.

Przerzutniki

Budowa portw