UNMSM FIEE

Microelectrnica

Universidad Nacional Mayor

de San Marcos
Facultad de Ingeniera
Electrnica y Elctrica

CURSO

:Lab. de Microelectrnica

ALUMNO

:Juan de Dios Huaranga, Jess

CDIGO

: 10190076

PROFESOR

: Ing. Rubn Alarcn Matutti

HORARIO

: Martes de 2pm-4pm

CICLO

: 2014 I

Ing.Rubn AlarcnMatutti

Laboratorio No1

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INFORME PREVIO
Resolver las preguntas planteadas (1-4) y que sern presentadas en el Informe
Final.
1) Presentar en el laboratorio el LAYOUT realizado del inversor (inv.msk).
Considerar para el layout el esquema de la Fig. A y la Fig. B del diagrama de
barras (STICK). Tratar de conseguir un layout de dimensiones mnimas.

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Layout del inversor CMOS de dimensiones mnimas

rea del Layout : 29x55 = 15952 = 24.92(m)2

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Vista 3D

Corte 2D

Caractersticas del CMOS

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2) Para el Layout del inversor, hallar las dimensiones (W/L) de los transistores, la
frecuencia Mxima de operacin y dar respuesta escrita a todas las interrogantes de la
gua que estn arriba planteadas. En laboratorio se pide responder dichas preguntas.
Las dimensiones (W/L) son:
W=0.75m (6 lambda); L=0.25 m (2 lambda)
Estas medidas son iguales para ambos transistores
Simulacin del circuito

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La frecuencia mxima de operacin: 1GHz

En el dibujo en 3D si se logra identificar los transistotes NMOS y PMOS

3) Para el Layout del inversor, extraer la descripcin CIR (Spice) y la descripcin CIF
(CaltechIntermediateForm) del inversor. En cada caso, establecer las reglas
principales de sintaxis y describir sus contenidos.
Los Archivos CIF
Los archivos CIF (CaltechIntermediateForm) proporcionan informacin sobre los
componentes del diseo que grficamente se realizan en base a figuras geomtricas como
polgonos y lneas de los cuales se definen las coordenadas de cada uno de sus vrtices.
Las reglas establecen que:
La lnea que contiene DS muestra si hay una escala a tener en cuenta, esto permite
procesar dimensiones inferiores a las micras.

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Siempre que se haya especificado muestra el tpocell.

Los polgonos (P) deben tener al menos tres puntos. Un polgono cualquiera de ms
puntos es aceptado.

Las lneas (L) deben tener al menos un punto.

Pueden introducirse comentarios, pero son ignorados.

La letra final E indica el final del archivo.

Descripcin CIF

( File : "D:\jesus\Universidad San Marcos\9

ciclo\Microelectrnica\lab.1\inversor_dim_minimas.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 18/04/2014,11:21:09 a.m.)
DS 1 1 1;
9 topcell;
L 1;
P 8250,9625 12125,9625 12125,12000 8250,12000;
L 19;

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P 8475,9850 8775,9850 8775,10150 8475,10150;

P 10475,10725 10775,10725 10775,11025 10475,11025;
P 9225,10725 9525,10725 9525,11025 9225,11025;
P 13100,10725 13400,10725 13400,11025 13100,11025;
P 14350,10725 14650,10725 14650,11025 14350,11025;
L 13;
P 9875,9500 10125,9500 10125,11625 9875,11625;
P 13750,9500 14000,9500 14000,11625 13750,11625;
P 9875,9250 14000,9250 14000,9500 9875,9500;
P 11750,9000 12000,9000 12000,9250 11750,9250;
L 23;
P 14375,11250 14875,11250 14875,12375 14375,12375;
P 12250,11250 12750,11250 12750,11625 12250,11625;
P 9000,11250 9500,11250 9500,12375 9000,12375;
P 10250,10500 13625,10500 13625,11250 10250,11250;
P 8250,9625 9000,9625 9000,10375 8250,10375;
P 9000,10500 9750,10500 9750,11250 9000,11250;
P 14125,10500 14875,10500 14875,11250 14125,11250;
L 2;
P 12875,10500 13750,10500 13750,11250 12875,11250;
P 8250,9625 9000,9625 9000,10375 8250,10375;
P 13750,10500 14000,10500 14000,11250 13750,11250;
P 14000,10500 14875,10500 14875,11250 14000,11250;
P 10125,10500 11000,10500 11000,11250 10125,11250;
P 9000,10500 9875,10500 9875,11250 9000,11250;
P 9875,10500 10125,10500 10125,11250 9875,11250;
L 16;
P 12625,10250 14000,10250 14000,11500 12625,11500;
P 8000,9375 9250,9375 9250,10625 8000,10625;
P 13500,10250 14250,10250 14250,11500 13500,11500;
P 13750,10250 15125,10250 15125,11500 13750,11500;

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L 17;
P 9875,10250 11250,10250 11250,11500 9875,11500;
P 8750,10250 10125,10250 10125,11500 8750,11500;
P 9625,10250 10375,10250 10375,11500 9625,11500;
L 60;
94 vout 12375,11375;
94 Vin 11875,9125;
94 Vss 14625,12250;
94 Vdd 9375,12250;
94 Vdd 8500,10000;
DF;
C 1;
E

Archivos CIR
Descripcin CIR

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CIRCUIT D:\jesus\Universidad San Marcos\9

ciclo\Microelectrnica\lab.1\inversor_dim_minimas.MSK
*
* IC Technology: ST 0.25m - 6 Metal
*
VDD 1 0 DC 2.50
VVin 6 0 PULSE(0.00 2.50 0.50N 0.05N 0.05N 0.50N 1.10N)
*
* List of nodes
* "vout" corresponds to n3
* "Vin" corresponds to n6
*
* MOS devices
MN1 3 6 0 0 TN W= 0.75U L= 0.25U
MP1 1 6 3 1 TP W= 0.75U L= 0.25U
*
C2 1 0 2.150fF
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C3 3 0 1.109fF
C4 1 0 0.588fF
C6 6 0 0.173fF
*
* n-MOSModel 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOSModel 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 5.00N
.PROBE
.END

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4) Para circuitos digitales CMOS mostrados en las figuras 1, 2, 3. Analizar y

determinar la funcin lgica de salida de los circuitos. Presentar el Layout (manual)
como mnimo de DOS de ellos y corroborar su funcin lgica mediante simulacin.
Medir el rea del layout y hallar la frecuencia mxima de operacin.
Para la figura 1.
Para hallar su funcin se proceder a hacer una tabla de estados con las tres entradas S, In1,
In2 y la salida F.

Su ecuacin la cual se halla por Karnaugh es:

F=1S+ 2S

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rea del Layout : 65x65 = 42252 = 66.016(m)2

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Simulacin del circuito

Frecuencia mxima de operacin: 1436MHz

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Para la figura 2.
Tabla de estados:
A
0
0
0
0
1
1
1
1

B
0
0
1
1
0
0
1
1

C
0
1
0
1
0
1
0
1

C
0
0
0
1
0
1
1
1

Su ecuacin la cual se halla por Karnaugh es:

BC+ A B
C+ AB
C' = A

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rea del Layout : 93x130 = 120902 = 188.906(m)2

Simulacin del circuito

La frecuencia mxima de operacin es: 500MHz

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