Pawe Napieracz opracowanie czci Bikonisa

Mikrokontroler AVR ATMega128

1. Mikrokontroler ATMega128:
a. Jest udoskonalon architektur RISC,
32 rejestry oglnego przeznaczenia,
Zegar 16 MHz.
b. Pamid programu i danych:
128 KB FLASH (64ksw x 16 bitw) (reprogramowalna min 10k razy)(nie rozszerzalna),
4 KB EEPROM,
4 KB SRAM.
c. Interfejs JTAG:
Testowanie,
Debugowanie w ukadzie,
Programowanie pamici w systemie.
d. Wbudowane ukady peryferyjne:
2x 8 bitowe liczniki i 2x 16 bitowe liczniki,
Licznik czasu rzeczywistego z oddzielnym oscylatorem (32 kHz),
2x 8 bitowe kanay PWM,
8 kanaowy 10 bitowy przetwornik AC,
Interfejs I2C(TWI), USART, 1-WIRE,
Programowalny licznik WATCHDOGa z wbudowanym oscylatorem,
Komparator analogowy,
e. Architektura harwardzka z rozdzielonymi pamiciami i szynami dla programu i danych.
2. Przerwania
a. MCUCR gwny rejestr kontroli przerwao,
IVSEL bit wyboru pocztku wektora przerwao (0 - na pocztku, 1 przesunita do miejsca
wybranego przez konfiguracj bitw bezpiecznikowych BOOTSZ),
IVCE bit odblokowujcy wybr wektora przerwao. (bit kasowany po 4 cyklach zegara)
3. Timery / Liczniki (8 bitowe):
a. TCCRx rejestr kontroli licznika (tryb pracy licznika)
b. TCNTx rejestr pozwalajcy na odczyt stanu licznika, lub jego zmian
c. OCRx zawiera 8 bitow wartod stale porwnywan z wartoci w rejestrze TCNTx
d. TIMSK rejestr maskowania przerwao
e. TIFR rejestr flag przerwao licznikw
f. Tryby pracy:
Tryb podstawowy (Normal Mode) w tym trybie wartod licznika TCNT0 jest z kadym
taktem zwikszana o , a do FF, a potem ustawiana jest flaga (TOVx) i nastpuje liczenie od
zera.
Tryb CTC (Clear Timer on Compare CTC Mode) wartod licznika TCNT0 jest z kadym
taktem zwikszana o 1, a do osignicia liczby takiej samej jak jest w rejestrze OCR0, a
potem zaczyna od zera.
Tryb modulacji szerokoci impulsw (Fast PWM Mode) zlicza od wartoci min 0 do maks
FF, nastpnie znowu od zera zaczyna.
Tryb PWM z korekcj fazy (Phase Correct PWM Mode) zlicza od min 0 do FF i potem od FF
do 0. Proces ten powtarza si okresowo.
(praca licznika jest dwukierunkowa).
4. Przetwornik ADC:
a. 10 bitowy wynik,
b. Sygna pochodzi z wyjcia 8 kanaowego multipleksera podczonego do portu F,
1

Pawe Napieracz opracowanie czci Bikonisa

c. Ukad prbkujco-pamitajcy zapewnia niezmiennod sygnau podczas przetwarzania,
d. Wynik przetwarzania dla wejcia niesymetrycznego mona okrelid na podstawie wzoru:
VIN - napicie na wybranym wejciu, VREF napicie odniesienia.
Wynik jest liczb cakowit dodatni, w zakresie o do 1023.
e. Aktywacja przetwornika odbywa si poprzez ustawienie bitu ADEN w
rejestrze ADCSRA.
f. ADMUX rejestr multipleksera

g. + wszystko z opracowania mojego dla przetwornika analogowo cyfrowego.

5. One wire wszystko z opracowania wczeniejszego
Procesory sygnaowe
6. Rnice pomidzy procesorem sygnaowym, a standardowym procesorem:
a. Rwnolege mnoenie z akumulacj, wykonywane w jednym cyklu,
b. Generatory adresu ze specjalnymi trybami
c. Wydajny zestaw instrukcji z jednocyklowymi, rwnolegymi operacjami matematycznymi i przesao
(?) w pamici oraz sprawna realizacja ptli (po polskiemu strasznie :P)
d. Zintegrowany wewntrzny kontroler I/O (DMA), dla jednoczesnych operacji wykonywanych przez
CPU i ukady we/wy.
7. Podzia procesorw sygnaowych:
a. Staoprzecinkowe,
b. Zmiennoprzecinkowe,
8. Realizacja programu przez procesor sygnaowy:
a. Realizacja bufora koowego

Pawe Napieracz opracowanie czci Bikonisa

b. Kady rysunek znaczy co innego:

9. Architektura procesorw stao Architektura procesorw stao-- i zmiennoprzecinkowych i

zmiennoprzecinkowych (??? wykad 2 potrzebna pomoc)
10. System przerwao:
a. przerwania w sposb sztywny maj przypisany priorytet, mog byd maskowane (IMASK),
b. STATUS STACK stos sprztowy, w trakcie obsugi przerwania s tam przechowywane rejestry
ASTAT,MSTAT, IMASK,
c. PC STACK stos sprztowy, w trakcie obsugi przerwania przechowuje licznik rozkazw,
d. tablica wektorw przerwao zaczyna si od adresu 0x0000, a program obsugi przerwania nie moe
przekraczad czterech instrukcji,
e. powrt z obsugi przerwania za pomoc instrukcji RTI,
f. ICNTL rejestr konfiguracji trybu pracy systemu przerwao, w ten sposb mona uzyskad przerwania
zewntrzne czue na wartod poziomu sygnau lub na jego zbocze lub zagniedania przerwao,
g. IFC rejestr za pomoc ktrego mona programowo wymusid przerwanie sprztowe lub wyzerowad
zamaskowane przerwanie oczekujce na obsug.

Pawe Napieracz opracowanie czci Bikonisa

BlueTooth:
11. Charakterystyka systemu:
a. Bezprzewodowa cznod midzy rnymi sprztami,
b. Urzdzenia tanie w produkcji (wybranie struktury Maser-Slave),
c. Maa moc i may zasig.
12. Topologia sieci:
a. Pikosied:
Max 7 aktywnych wzw podrzdnych,
Max 255 wzw zaparkowanych (czekaj na sygna aktywacji).
b. Scatternet:
Pocznie sieci. W poczonych
sieciach master (czarny) staje si
masterem dla podczonych do
niego urzdzeo, a slavem (ty
lub
Master/Slave) dla poczonych sieci (rysunek) .
Maksymalnie 10 pikosieci poczonych razem!
13. Profile (zastosowania) BT:
a. Oglny dostp (Generic Access) jest to podstawowy profil dostpu wprowadza definicje zalecenia i
wsplne wymagania dotyczce podstawowych trybw pracy i procedur dostpu. Okrela on
zachowanie urzdzenia w stanie oczekiwania i poczenia, ktre umoliwia zestawienie poczenia
pomidzy urzdzeniami BT, analiz stanu oczekiwania i zapewnia odpowiedni poufnod,
b. Wykrywanie usug (Service Discovery) jest to protok do wykrywania oferowanych przez inne
urzdzenia usug,
c. Port szeregowy (Serial Port) zastpuje kabel szeregowy. Przydatny w starszych aplikacjach
wymagajcych poczenia szeregowego,
d. Oglna wymiana obiektw (Generic Object Exchange),
e. Dostp do sieci lokalnej (LAN Access),
f. cza telefoniczne (Dial-up networing),
g. Telefonia bezprzewodowa (Cordless Telephony),
h. Intercom cyfrowe walkie-talkie,
i. Zestaw suchawkowy (Headset),
j. Przekazywanie obiektw (Object Push),
k. Przesy plikw (File Transfer),
l. Synchronizacja (Synchronization),
m. Usug telefaksowych (Fax),
14. Nowe profile (zastosowania) BT 2.0:
a. Rozszerzonego wykrywania usug (Extended Service Discovery),
b. Dostp do sieci osobistej (Personal Area Networing),
c. Rodzajowej dystrybucji audio/wideo (Generic Audio/Video Distribution),
d. Zaawansowanej dystrybucji audio (Advanced Audio Distribution),
e. Dystrybucja wideo (Video Distribution),
f. Zdalnego sterowania audio/wideo (Audio/Video Remote Control),
g. Wydruk bez kabla (Hard Copy Cable Replacement),
h. Podstawowego obrazowania (Basic Imaging),
i. Podstawowego drukowania (Basic Printing),
j. Wsplnego dostpu do sieci (Common ISDN Access),
k. Dostpu do karty SIM (SIM Access).

Pawe Napieracz opracowanie czci Bikonisa

15. Stos protokou:

a. Warstwa fizyczna zajmuje si transmisj radiow i modulacyjn,

b. Warstwa pasma podstawowego zajmuje si sterowaniem przez wze gwny szczelinami czasowymi
i grupowaniem ich w ramki,
c. Protok menadera czy zajmuje si tworzeniem logicznych kanaw midzy urzdzeniami w tym
zasilaniem, uwierzytelnianiem i jakoci usug,
d. Protok adaptacji sterowania czem logicznym izoluje wysze warstwy od szczegw transmisji,
e. Protok audio zajmuje si dwikiem,
f. Protok sterowania (inteligentne!) zajmuje si sterowaniem,
g. Protok LLC odpowiada za zgodnod z innymi sieciami,
h. Protok RFcomm,
i. Protok telefonii dziaa w czasie rzeczywistym, obsuguje mow, cznie i zakooczenie pocznia,
j. Protok do wykrywania usug suy do znajdowania usug w sieci.
k. APLIKACJE I PROFILE DO SWOICH DZIAAO WYKORZYSTUJ PROTOKOY Z WARSTW NISZYCH.
l. Kada aplikacja ma zwykle wasny dedykowany podzbir protokow wymaganych w konkretnym
zastosowaniu i daniach innych (po polskiemu?).
16. cza radiowe:
a. Wykorzystuje technologi widma rozproszonego metod przeskokw czstotliwoci,
b. Pasmo pracy: ISM 2,4 do 2,4835 GHz,
c. Od 26 do 79 kanaw (po 1 MHz),
d. Moc nadajnika: 100 mW, 2.5 mW, 1 mW (klasa 1,2,3),
e. Zasig (otwarta przestrzeo): 100m, 10m, 1m,
f. Prdkoci transmisji: 21 kb/s, 124 kb/s, 328 kb/s, 2.1 Mb/s,
g. Poniewa WIFI i BT dziaaj na tych samych czstotliwociach to si zakcaj!
17. Korekcja bdw:
a. Wykorzystane systemy:
FEC (Forward Error Connection)
1. FEC 1/3 3 krotne powtarzanie kadego wysanego bitu,
2. FEC 2/3 na kade 10 bitw wysyane jest 5 nadmiarowych, zawierajce informacje
korekcji.
ARQ:
1. Wymaga wysania potwierdzenia dorczenia ramki,
2. Wymaga obecnoci CRC oraz HEC,
3. Due opnienie wynikajce z koniecznoci retransmisji.
b. Ograniczenie bdw transmisji,
5

Pawe Napieracz opracowanie czci Bikonisa

c. Spadek wydajnoci komunikacji,
d. Moliwod wyboru pakietu, stosujcego odpowiedni tryb korekcji, w zalenoci od potrzeb.
USB, IrDA
18. Charakterystyka magistrali USB:
a. Szeregowa magistrala,
b. Pozwala na wymian danych pomidzy hostem, a innym urzdzeniem,
c. Max 127 urzdzeo i 7 poziomw po uyciu rozdzielaczy (hubw),
d. Napicie 5V, wydajnod prdowa 500mA,
e. Specyfikacja:
USB 1.1 1.5 lub 12 Mbitps,
USB 2.0 480 Mbitps,
USB 3.0 4.8 Gbitps.
f. Pakietowy transfer danych,
g. Automatyczna konfiguracja magistrali w trakcie pracy (Plug and Play) (rozpoznawanie nowego
urzdzenia i jego odczenia),
h. Automatyczny przydzia adresw dla urzdzeo,
i. Moliwod zasilania urzdzeo (adowania akumulatorw MP3, telefonw, itp.).
j. Maksymalna dugod przewodu 5m,
k. HUBy koncentratory aktywne, pozwalaj wzmacniad sygna.
19. Zasada dziaania USB:
a. Kontroler USB (czd skadowa architektury USB) realizuje wszelkie akcje na magistrali,
b. Kade urzdzenie USB jest odpytywane przez kontroler, czy nie potrzebuje obsugi (zaleta:
zabezpieczenie przed moliwoci kolizji | wada: zajmuje du czd pasma),
c. Sygna kodowany jest zgodnie z zasadami okrelonymi dla kodu NRZI.
d. Magistrala USB synchronizuje transmisje pakietw pomidzy kontrolerem USB, a urzdzeniami,
wewntrznym sygnaem zegarowym, wkomponowanym w przesyany strumieo danych,
e. Do synchronizacji pakietw USB stosowany jest 8-bitowy cig binarny.
20. Rodzaje transferu danych przez magistral USB:
a. Masowy (asynchroniczny):
Asynchroniczny,
Zapewnia powtarzanie pakietw uszkodzonych,
NIE gwarantuje przepustowoci oraz limitu czasu transmisji,
Typowe: obsuga pamici masowych, odbir danych ze skanera, wysanie danych do drukarki
b. Izochroniczny (synchroniczny):
Synchroniczny,
Dla danych, ktre musz byd dostarczone w okrelonym czasie z okrelon czstotliwoci,
Rezerwacja fragmentu pasma w cile okrelonych momentach,
Bdy transmisji NIE s korygowane,
Pierwszeostwo przed transmisj asynchroniczn,
Typowe: kamery, mikrofony.
c. Obsugi przerwania:
Ekspresowe przesyanie danych w rozmiarze do kliku bitw,
Realizowane w wyniku cyklicznego odpytywania urzdzenia z czstotliwoci zdefiniowan
podczas identyfikacji urzdzenia,
Typowe: mysz.
d. Sterujco-kontrolujcy:
Konfiguracja kadego urzdzenia z osobna,
6

Pawe Napieracz opracowanie czci Bikonisa

Dla nowego urzdzenia rozpoznanie jego rodzaju oraz jego parametru obsugi,
Realizacja transferu w trzech etapach: SETUP, DATA, STATUS.
21. Charakterystyka standardu IrDA:
a. Komunikacja bezprzewodowa z wykorzystaniem podczerwieni,
b. Przesyanie plikw, przesyanie danych do drukarki, pilot do TV,
c. Usugi dodatkowe:
Dostp do zasobw sieci przewodowej,
Transmisja danych i mowy midzy komputerem, a telefonem komrkowym,
Sterowanie urzdzeniami telekomunikacyjnymi.
22. Architektura standardu IrDA:
a. Elementy obowizkowe:
IrSIR opis warstwy fizycznej:
1. Prdkod transmisji: 2.4kbps do 4 Mbps (wada),
2. Asynchroniczna,
3. cznod dwu lub wielopunktow,
4. Odlegod stacji od 1 cm do 1 m (wada),
5. Kt widzenia co najmniej 15* (wada),
6. Niewykrywalne kolizje,
7. Dugod fali: 850-900 nm,
IrLAP protok dostpu do cza,
IrLMP protok zarzdzania czem.
b. Elementy nieobowizkowe:
IrTTP protok transportowy,
IrCOMM emulacja RS-232,
IrPNP rozszerzenie technologii Plug and Play,
IrLAN zasada wsppracy z sieciami lokalnymi,
IrOBEX zasada wymiany obiektw pomidzy stacjami.
c. Elementy multimedialne IrTran-P zasady przesyu i reprezentacji obrazw cyfrowych,
IrMC zasada wsppracy ze sprztem telekomunikacyjnym (np. komrka).
23. Schemat blokowy IrDA dla zakresu SIR:

24. Schemat blokowy uniwersalnego IrDA:

Programowalne sterowniki logiczne PLC:

25. Charakterystyka sterownikw PLC:
a. Rodzina systemw wbudowanych,
b. Praca polega na monitorowaniu wejd analogowych i cyfrowych
7

Pawe Napieracz opracowanie czci Bikonisa

c. Podejmuj decyzje w oparciu o program uytkownika (algorytm), oraz przy odpowiednim sterowaniu
wyjciami.
d. Rnice midzy sterownikami PLC, a mikrokomputerem sterujcym (rzucid okiem tylko):
Specyficzna filozofia systemu operacyjnego i sposobu programowania,
Jzyk programowania zorientowany na wykonywanie operacji sownych i bitowych ,
Przechowywanie programw uytkowych w pamici EPROM,
Przystosowanie moduw wejd i wyjd do standardw napid przemysowych,
Dua obcialnod prdowa wyjd,
Dua odpornod na dziaanie rodowiska przemysowego, bez koniecznoci okresowej
obsugi i konserwacji.
e. Wejcia akceptuj sygnay cyfrowe, analogowe i przetwarzane na sygnay logiczne (zrozumiae dla
CPU),
f. Jednostka CPU podejmuje decyzje zgodne z programem uytkownika,
g. Wyjcie przetwarzane jest do takiej postaci jak akceptuje urzdzenia podczone do PLCa.
26. Powizanie sterownika PLC z obiektem:
27. Cykl wykonywania
programu przez sterownik PLC
(schemat przetwarzania
programu drabinkowego):
a. Program
wykonywany jest w ptli, jako
powtarzajcy si proces
nazwany skanowaniem.
b. Czas cyklu
zaley od rozmiaru programu,
liczby wejd/wyjd oraz od liczby niezbdnych
procesw komunikacji.

28. Licznik czasu i zdarzeo:

a. Liczniki czasu:
Rozpoczyna zliczanie po otrzymaniu sygnau zezwolenia,
Wyjcie jest w stanie 0 tak dugo, jak aktualnie odmierzany czas jest krtszy od wartoci
zadanej.
Kiedy aktualnie zmierzony czas bdzie duszy od wartoci zadanej, to wyjcie bdzie w
stanie 1.
b. Liczniki zdarzeo:
Porwnuj zakumulowan
wartod zliczon z
wartoci zadan,
Zliczaj zdarzenia do
nastawionej wartoci, w
celu realizacji kolejnego
kroku algorytmu,
8

Pawe Napieracz opracowanie czci Bikonisa

Wykonuje okrelone zadanie do momentu, kiedy licznik osignie wartod zadan.

29. Logika drabinkowa:

a. Jzyk uywany do programowania PLC,
b. Elementy schematu liniowego do opisywania sterowania.

Systemy wbudowane wprowadzenie

30. Charakterystyka systemw wbudowanych:
a. Dedykowany system komputerowy,
b. Skada si z odpowiednio dobranych komponentw sprztowych i programowych,
c. Zaprojekowany pod ktek wykonywania okrelonej aplikacji programowej,
d. Spenia okrelone wymagania, zdefiniowane do zadao ktre ma wykonywad wic nie mona nim
nazwad wielofunkcyjnego komputera osobistego,
e. Kieruje si bezporednio jakim analogowym urzdzeniem elektrycznym, chemicznym lub
mechanicznym (innym ni standardowa klawiatura, mysz, gamepad, monitor),
f. Dziaa z reguy na niestandardowej platformie sprztowej (czsto na potrzeby tego urzdzenia),
g. rodowisko wytwarzania systemu wbudowanego jest inne ni rodowisko docelowe,
h. Systemy wbudowane s rwnie:
Systemami czasu rzeczywistego,
Systemami krytycznymi ze wzgldu na bezpieczeostwo.
31. Platformy sprztowe:
a. Podstawowe czynniki wpywajce na wybr platformy sprztowej:
Poziom skomplikowania realizowanych funkcji,
Obszar zastosowao.
b. System zaawansowany powinien cechowad si:
Du niezawodnoci,
Odpornoci na bdy.
c. Prosty system powinien cechowad si:
Nisk cen,
Dugim czasem bezawaryjnej pracy.
d. Dla urzdzeo produkowanych masowo projekt dedykowanego sprztu,
e. W przypadku produkcji mao seryjnej:
Compact PCI,
Komputery platerowe,
Komputery PC/104,
SOM (System on Module),
Komputery ciasteczkowe.
32. Oprogramowanie dla systemw wbudowanych:
9

Pawe Napieracz opracowanie czci Bikonisa

a.
b.
c.
d.

Oparte o specjalne systemy operacyjne,

Charakteryzuj si wysok jakoci i stabilnoci,
NIE moe byd produkowane w oderwaniu od stosowanych rozwizao sprztowych,
W wikszoci przypadkw podstaw do tworzenia aplikacji wbudowanych s systemy operacyjne
czasu rzeczywistego,
e. Wiele systemw operacyjnych czasu rzeczywistego nie posiada mechanizmw ochrony zasobw i
separacji zadao,
f. Prosta aplikacja skadajca si z kilku procesw (w wielu przypadkach),
g. Przez to, e s prostsze, s te wydajniejsze,
h. Z systemem udostpniany jest zestaw narzdzi do tworzenia i testowania aplikacji,
i. Stosowane systemy oglnego przeznaczenia (w wielu systemach wbudowanych),
33. Systemy operacyjne:
a. Klasyfikacja systemw operacyjnych czasu rzeczywistego wzgldem sposobu dziaania oraz interakcji
z otoczeniem:
Systemy sterowane czasem (MARS),
Systemy sterowane zdarzeniami (QNX).
b. Systemy operacyjne do zadao krytycznych:
Podzia systemu na czci w ktrych wykonywane s rne procesy (m.in. krytyczne),
W przypadku awarii pojedynczego moduu, zadania nadal s wykonywane w innych.
34. Testowanie systemw wbudowanych:
a. Testowanie niewidzalne (testy czarnej skrzynki) pomys testowania bierze si z wiedzy jak
dziaa urzdzenie (testuj uytkownicy: np. pracownicy banku),
b. Testowanie widzialne (testy biaek skrzynki) pomys testowania bierze si z wiedzy o
konstrukcji (testuj programici i/lub konstruktorzy),
c. Kontrola przebiegu testw systemu wbudowanego:
Symulowanie systemu oraz pomiar i ocena poprawnoci wypluwanych wynikw,
Stosowanie narzdzi (programw) ledzcych operacje:
1. Analizator logiczny,
2. Oscyloskop,
3. ICE,
4. JTAG,
5. Wbudowany program ledzcy,
6. Program ledzcy na poziomie: kodu rdowego / RTOS.
Magistrala CAN:
35. Charakterystyka magistrali CAN:
a. Szeregowy, ASYNCHRONICZY system komunikacyjny,
b. czy (komunikuje) czujniki i elementy wykonawcze elektronicznych stacji sterujcych (w samoch.),
c. Przesya dane CYFROWO,
d. Magistrala CAN warstwy 1,2,7 (myl, e tego nie bdzie):
Fizyczna,
cza danych.
e. Magistrala CAN warstwy 3,4,5,6 (myl, e tego nie bdzie):
Sieciowa,
Transportowa,
Sesji,
Prezentacji.

10

Pawe Napieracz opracowanie czci Bikonisa

36. Charakterystyka warstwy fizycznej:
a. Topologia magistrali,
b. Ukad nadawania/odbioru sieci CAN jest poczony z medium magistrali poprzez dwa doprowadzenia
(CANL, CANH),
c. do rzeczywistego przesyania danych stosuje si rnicowe sygnay napiciowe,
d. Rnica napid midzy obydwoma liniami jest skwantowana,
e. Dostpne gotowe ukady scalone jako odbiorniki/nadajniki:
Zoptymalizowane pod wzgldem zakceo elektromagnetycznych, przecieo termicznych.
f. atwy sposb podczenia urzdzenia doczenie go do linii magistrali,
g. Gdy stacja nie jest bezporednio doczona do magistrali CAN, to linia powinna byd krtsza ni 2m
dla szybkoci do 250 kb/s i 30 cm dla wikszych. Cakowita dugod nie wiksza ni 30m,
37. Wymiana informacji midzy stacjami sieci:
a. Moe odbywad si 2 sposobami:
Odwoanie si do okrelonej stacji,
Podanie okrelonej wiadomoci.

38. Unikanie konfliktw:

a. W celu uniknicia konfliktw stosuje si specjaln procedur dostpu do magistrali, w ktrej wan
role odgrywaj bity:
Dominujce,
Recesywne,
w polu arbitraowym.
b. Kada warstwa suy swoje wasne przesane dane na magistrale,
c. Wysya bit na magistrale, odbiera go z powrotem i porwnuje z wasnym,
d. Jeeli te dwa bity s identyczne to transmisja jest dozwolona.
39. Wykrywanie i korekta bdw transmisji:
a. Detekcja bdnego bitu,
b. Wykrywanie bdnych bitw dodatkowych,
c. Detekcja bdu CRC:
Oszacowanie sumy kontrolnej w odbiorniku,
Jeeli si rn, to rozpoczyna si proces korekcji.
d. Detekcja bdw potwierdzenia (nadpisanie bitu ACK po odebraniu nadawca wie, e kto odebra),
e. Detekcja bdu formatu (na okrelonych bitach zawsze takie same wartoci jak inne to bd),
f. Po wykryciu zawsze wywoywana jest korekcja bdw,
g. Korekcja bdw:
Jeeli wykryta zostanie bdna ramka to zostaje ona odrzucona,
Zostaje wysana wiadomod do innych odbiornikw, e ramka jest uszkodzona,
Stacja, ktra wykrya bd celowo uszkadza ramk, aby inne stacje wykryy bd,
Stacja nadawcza po dostaniu wiadomoci, naprawia ramk i wysya now dziaajc.
40. Mikrokontrolery w sieci CAN:
a. Jedyne zadanie mikrokontrolera:
Wpisywanie bajtw danych, ktre maj zostad wysane do ukadu scalonego CAN,
11

Pawe Napieracz opracowanie czci Bikonisa

Wypenienie pola identyfikatora i pola DLC,
Odpowiednie ustawienie bity RTR

b. Jak zaprojektowad mikrokontroler zgodnie z protokoem sieci?

Technologia ATM:
41. Charakterystyka ATM:
a. Standard stosowany w sieciach lokalnych LAN, MAN, WAN,
b. Technologia przeznaczona do przesyania danych,
c. Od 25Mb/s do 2.5Gb/s,
d. czy najlepsze zalety STM (prostot i prdkoci) i PTM (elastycznod w przydzielaniu pasma),
e. Dzielnie pojemnoci interfejsu (bandwidth) na komrki o staej dugoci (53 bajty 48 na zapis),
f. Przynalenod do danego poczenia identyfikuje nagwek wiadomoci,
g. Obsuga transmisji izochronicznych (dwik, obraz) (max 10ms),
42. Topologia sieci ATM:
a. Konfigurowane jako gwiazda (lub hierarchiczna gwiazda),
b. 2 typy interfejsw:
UNI User/Network Interface,
NNI Network/Network Interface.
43. Wirtualizacja poczeo:
a. Rozrnia si 2 typy poczeo wirtualnych:
Kana wirtualny VC (Virtual Channel), jako jednokierunkowe poczenie logiczne, przez sied
midzy dwoma stacjami koocowymi, ustanowione i przesane dynamicznie przez wzy
poredniczce sieci,
cieki wirtualnej VP (Virtual Path), jako wizka kanaw wirtualnych przebiegajca t sam
tras co kanay i czca dwch uytkownikw lub grup abonentw, zainstalowanych w
tych samych wzach dostpu.
12

Pawe Napieracz opracowanie czci Bikonisa

b. Zaleta takich czeo prowadzenie sieci t sam tras, zgrupowanych, przez co czciowo wsplnie
obsugiwanych,
c. W przypadku dodania, lub objcia kanau wirtualnego nie trzeba powtarzad wytyczania przebiegu
trasy,
d. Zmiana przebiegu cieki powoduje automatyczn zmian przebiegu powizanych kanaw,
e. Relacje moliwe do utworzenia:
Uytkownik uytkownik,
Uytkownik sied,
Sied sied.
44. Kategorie usug:
a. CBR (Constant Bit Rate) stae zapotrzebowanie na pasmo (gos, nieskompresowane wideo),
b. VBR (Variable Bit Rate) zmienna przepustowod,
c. ABR (Avaible Bit Rate) aplikacje wymagaj okrelonej przepustowoci, bez wymagao czasowych,
d. UBR (Unspecified Bit Rate) brak gwarancji jakociowych.
45. Bezprzewodowa sied (W)ATM:
a. Opiera si na architekturze sieci komrkowych,
b. Integracja z przewodow ATM zapewni w niszych warstwach identycznego zestawu usug
transmisyjnych,
c. Pojedyncza komrka sieci zawiera stacje bazow, obsugujc stacje ruchome znajdujce si z
obszarze jej dziaania.
Techniki zwikszania wydajnoci mikroprocesorw, systemy wieloprocesorowe
46. Przerwania, DMA, pamid CACHE, linia potokowa:
a. Przerwanie:
Sygna powodujcy zmian przepywu sterowania, niezalenie od aktualnie wykonywanego
programu i wykonanie przez procesor kodu jego obsugi.
Przerwania dziel si na:
1. Sprztowe:
a. Zewntrzne sygna pochodzi z zewntrznego ukadu,
b. Wewntrzne zgaszane przez procesor dla sygnalizowania sytuacji
wyjtkowych (np. dzielenie przez zero).
2. Programowe z kodu programu wywoywana jest procedura obsugi przerwania
(najczciej wykorzystane do komunikacji z systemem operacyjnym).
b. DMA:
DMA ma za zadanie odciyd procesor od samego
przesyania danych z miejsca na miejsce, a procesor
(CPU) w tym czasie moe robid co innego,
Inne ukady mog korzystad z pamici operacyjnej RAM,
lub portw we/wy pomijajc procesor gwny (CPU).
c. Pamid CACHE:
Procesora:
1. Dane uytkowane czciej s przetrzymywane w pamici o lepszych parametrach,
tak aby byy prdkod dostpu bya wiksza.
2. Cechuje si szybkim dostpem,
3. Przechowuje dane, ktre bd w niedugim czasie uywane.
Dysku twardego:
1. Przypiesza dostp do bardzo wolnej pamici masowej,
2. Jest podzielona na buforowanie odczytu oraz mniejszy obszar opnionego zapisu,
3. Dysk z kontrolerem komunikuje si z magistral szybciej, ni jakikolwiek dysk.
13

Pawe Napieracz opracowanie czci Bikonisa

d. Linia potokowa:
Operacja obliczeniowa jest rozkadana na zbir prostszych operacji elementarnych
wykonanych w kolejnych blokach,
Bezporednio po zakooczeniu pierwszego kroku, pierwsza porcja przetwarzanych danych
przekazana zostanie do drugiej, itd.,
W tym czasie na wejcie pierwszego bloku mog zostad podane nowe argumenty,
W rezultacie procesor moe wykonywad n instrukcji rwnoczenie.

47. Diagram stanw procesu:

a. Proces program w czasie wykonywania, wykonywanie musi przebiegad sekwencyjnie,
b. W skad procesu wchodzi:
Program,
Licznik rozkazw,
Stos,
Sekcja danych.
c. Stany procesorw (wane):
Nowy proces zosta utworzony,
Wykonywany s wykonywane instrukcje programu,
Oczekujcy proces czeka na zajcie jakiego zdarzenia,
Gotowy proces czeka na przydzielenie procesora,
Zakooczony proces zakooczy wykonanie.
d. Diagram stanw procesu:

48. Algorytmy szeregowania procesw (zadao):

a. Kolejki szeregowania procesw:
Kolejka zadao zbir wszystkich procesw w systemie,
Kolejka gotowych zbir wszystkich procesw umieszonych w pamici gwnej, gotowych i
czekajcych na wykonanie,
Kolejka do urzdzeo zbir procesw czekajcych na urzdzenie we/wy.
b. Szeregowanie procesw (mao wane):
Szeregowanie dugoterminowe:
1. Wybr procesw, ktre przejd do kolejki gotowych,
2. Wykonywane rzadko,
3. Moe byd wolne.
Szeregowanie krtkoterminowe:
1. Wybr nastpnego procesu do wykonania,
2. Przydzia CPU,
3. Wykonywane czsto,
4. Musi byd szybkie.
14

Pawe Napieracz opracowanie czci Bikonisa

c. Algorytmy szeregowania (krtkoterminowe) procesw:
Kolejka prosta (FIFO),
Najkrtsze zadanie najpierw,
Szeregowanie priorytetowe,
Szeregowanie karuzelowe,
Kolejki wielopoziomowe,
Kolejki wielopoziomowe ze spreniem zwrotnym,
Szeregowanie w systemach wieloprocesorowych,
Szeregowanie w systemach czasu rzeczywistego.
d. Podzia systemw wieloprocesorowych:
Systemy ze wspln pamici (szybka),
Systemy ze wspln magistral (zawodna, jak wysidzie magistrala, tania!),
Systemy z przecznic krzyow (zwielokrotnienie magistrali, kosztowna),
Systemy z pamici wieloportow (dua liczba przewodw, kosztowna pamid,
ograniczenia),
Systemy z wielostopniow sieci poczeo (oparta na przecznicy, rozwizanie uywane przy
budowie systemw wielomikroprocesorowych o b. duej liczbie czonych elementw).
49. Charakterystyka klastra:
a. Grupa komputerw poczona prywatn sieci,
b. Widziana jako jedno urzdzenie,
c. Moe mied wiele adresw IP,
d. Wzy komputery tworzce klaster,
e. Na kadym wle mechanizm do stwierdzenia awarii innego urzdzenia i przejcie jego obiwizkw.
50. Charakterystyka farm komputerowych:
a. Poczenie wielu serwerw i stacji roboczych,
b. z zewntrz widziane jako jeden sieciowy organizm,
c. zadania s przydzielane na kady komputer, poprzez zastosowanie oprogramowania do dzielenia,
d. kade zadania ma odpowiedni priorytet.
Architektura ARM i MIPS
51. Charakterystyka ARM:
a. Jest 32 bitow architektur procesorw typu RISC,
b. Najczciej stosowany procesor na wiecie,
c. Jak najprostsze implementacje,
d. Energooszczdny,
e. RISC:
Dua ilod uniwersalnych rejestrw,
Rozdzielne instrukcje operacji na danych, od instrukcji operacji na pamici,
Proste tryby adresowania,
Staa dugod instrukcji.
f. Instrukcje dugoci 32 bitw,
52. Tryby pracy procesora ARM:
a. User tryb uytkownika, przeznaczony do wykonywania programw uytkownika,
b. FIQ tryb obsugi przerwao i wyjtki o wysokich priorytetach,
c. IRQ obsuga przerwao z niskim priorytetem,
d. Supervisor tryb pracy super uytkownika, dostp do wszystkich zasobw procesora, przerwania
programowe,
e. Abort obsuga wyjtkw zwizana z pamici,
15

Pawe Napieracz opracowanie czci Bikonisa

f. Undef obsuga nieznanych/bdnych rozkazw,
g. System tryb pracy super uytkownika, dostp do rejestrw jak w trybie User, jednak moliwy
dostp do rnych obszarw pamici wykorzystany przez system operacyjny.
53. Obsuga przerwao i wyjtkw:
a. Zgaszane przy pomocy 2 linii procesora,
b. IRQ zgaszane przy pomocy linii IRQ,
c. FIQ zgaszane przy pomocy linii FIQ,
d. Przerwania sprztowe su gwnie do asynchronicznego raportowania o zmianie stanu urzdzeo
wejcia-wyjcia,
e. ARM implementuj te przerwania programowe,
f. Wyjtki procesora su do obsugi sytuacji awaryjnych, wynikajcych z bdw wykonania programu
54. Charakterystyka MISP:
a. Architektura komputerowa,
b. Posiada procesor typu RISC,
c. 32-bity, jak i 64-bity,
d. 1/3 produkcji procesorw RISC,
55. Tryby pracy MISP:
a. Jdra,
b. Super uytkownika,
c. Uytkownika.
Metoda HRT-HOOD:
56. Charakterystyka metody HRT-HOOD:
a. Metoda projektowania systemw silnie uwarunkowanych czasowo,
b. Moliwod bezporedniego ujcia w projekcie cech charakterystycznych dla systemw silnie
uwarunkowanych czasowo,
c. Wsparcie dla programowania zorientowanego obiektowo,
d. Najwaniejsza cech jest moliwod sprawdzenia ju na etapie projektowania, czy dla danego
projektu systemu istnieje uszeregowanie dopuszczalne (czy wszystkie operacja zakoocz si przed
swoimi liniami krytycznymi),
e. Metoda powstaa z myl o jzyku ADA,
57. Obiekty i ich najwaniejsze cechy:
a. Rodzaje obiektw:
Pasywne:
1. Nie maj wpywu na to kiedy, udostpniane przez nie operacje s wykorzystywane,
2. Po wykonaniu operacji sterowanie przekazane jest obiektowi,
3. Kada operacja zawiera tylko sekwencyjne fragmenty kodu, nie synchronizujce si z
adnych innym obiektem.
Aktywne:
1. Udostpniaj operacje z ograniczeniami i operacje bez ograniczeo,
2. Operacje nieuwarunkowane wykonywane s natychmiast po ich wywoaniu
podobnie jak dzieje si to w obiektach pasywnych,
3. Operacje uwarunkowane:
a. Funkcjonalne ograniczenia aktywacji,
b. Ograniczenia zwizane z typem schematu wsppracy obiektw.
4. Wyrnia si 3 schematy wsppracy:
a. ASER,
b. LSER,
c. HSER.
16

Pawe Napieracz opracowanie czci Bikonisa

Chronione:
1. Uywane do kontroli dostpu do zasobw wykorzystywanych w obiektach systemu
silnie uwarunkowanego czasowo,
2. Umoliwiaj na wprowadzenie na etapie projektowania ograniczeo maksymalnego
czasu blokowania przy dostpie do wspdzielonych zasobw.
3. Operacje uwarunkowane:
a. PAER,
b. PSER.
Cykliczne:
1. Reprezentuj cyklicznie uruchamialne procesy,
2. Ich wykonanie jest niezalene od reszty systemu,
3. Z pozosta czci systemu komunikuj si i synchronizuj przez wykonywanie
operacji w obiektach chronionych.
Sporadyczne:
1. Reprezentuj procesy uruchamialne asynchronicznie i obsugujce zdarzenia
pojawiajce si w systemie,
2. Udostpniaj zwykle pojedyncz operacj z ograniczeniami,
3. Operacja ta zazwyczaj jest typu ASER i moe byd skojarzona z przerwaniem.
b. Komunikacja midzy obiektami:
Obiekty aktywne mog wywoywad operacje dowolnych obiektw,
Obiekty pasywne mog wywoywad operacje obiektw pasywnych,
Obiekty chronione mog wywoywad operacje obiektw chronionych i pasywnych, chyba e
s to operacje asynchroniczne,
Obiekty cykliczne i sporadyczne NIE MOG wywoywad tylko operacji obiektw aktywnych,
chyba e s to operacje asynchroniczne.
Ukady FPGA:
58. Charakterystyka FPGA:
a. Bezporednio programowalna macierz bramek
b. Moe byd wielokrotnie przeprogramowywany po tym jak zosta wytworzony,
c. Wolniejsze od ASIC i pobieraj wicej mocy,
d. Zalety w porwnaniu do ASIC:
Krtszy czas projektowania,
Nisze koszty produkcji,
Hard-Copy ukadu FPGA.
59. Architektura FPGA:
a. Rozmieszczone matrycowo bloki logiczne,
b. Bloki s czone ze sob za porednictwem linii traktw poczeniowych oraz programowalnych
matryc kluczy,
c. Na obrzeach blokw logicznych znajduj si programowalne bloki IOB (wejciowo-wyjciowe),
d. Powyej 64 blokw logicznych,
e. Mog byd to bloki bardzo zoone wtedy moe ich byd mniej,
f. Zawieraj 2 lub wicej pamici RAM oraz przerzutnikw.
60. Konfiguracja i programowania FPGA:
a. Moliwod programowania w locie,
b. Programuje si Verilogiem lub VHDLem,
c. Przy pomocy narzdzi syntezy generuje si list poczeo, ktra potem w procesie implementacji jest
odwzorowywana w konkretnym ukadzie,
17

Pawe Napieracz opracowanie czci Bikonisa

d. Proces syntezy dopuszcza tworzenie ukadw logicznych dowolnych rozmiarw, podczas gdy proces
implementacji jest prb wpisania go do konkretnego ukadu FPGA.
DODATEK A:
Tryb CTC:

Tryb Fast PWM Mode:

Tryb Phrase Correct PWM:

18