ELECTRNICA EN AUTOMATIZACIN Y CONTROL

DISEO VLSI

NIVEL:
6to

TEMA:
IMPLEMENTACIN DE DISEO CMOS
NOMBRES:
RUBN CEVALLOS
RICHARD CRDOVA
SAMANTHA OSCULLO
CARLOS VENEGAS
FECHA:
20/11/2014
1

ndice
1.

TTULO: IMPLEMENTACIN DE DISEO CMOS............................................3

2.

PLANTEAMIENTO DEL PROBLEMA...................................................................3

3.

OBJETIVOS..............................................................................................................3

4.

3.1.

OBJETIVO GENERAL......................................................................................3

3.2.

OBJETIVOS ESPECFICOS.............................................................................3

MARCO TERICO...................................................................................................4
4.1.

TRANSISTORES MOS.....................................................................................4

4.2.

TRANSISTOR NMOS.......................................................................................4

4.3.

TRANSISTOR PMOS........................................................................................5

4.4.

INVERSOR CMOS............................................................................................6

4.5.

LGICA COMBINACIONAL CMOS..............................................................6

4.6.

COMPUERTA NAND CMOS............................................................................7

4.7.

COMPUERTA NOR CMOS...............................................................................8

ndice De Tablas
Tabla
Tabla
Tabla
Tabla
Tabla
Tabla
Tabla

1.
2.
3.
4.
5.
6.
7.

Tabla de Verdad Compuerta NAND....................................................7

Tabla de Verdad Compuerta NOR......................................................8
Tabla de Verdad Circuito..................................................................10
Representacin en Mapas de Karnaugh..........................................11
Agrupacin de Min trminos...........................................................11
Mapa de Variables Del Circuito........................................................12
Detalle de Costos de componentes del circuito..............................14

ndice De Figuras
Figura 1. Esrtructura Transistor NMOS
Figura 2. Estructura Transistor PMOS..
Figura 3. Configuracin Inversor CMOS..6
Figura 4. Diagrama de Bloques De Lgica CMOS...7
Figura 5. Configuracin Compuerta NAND CMOS.....7
Figura 6. Configuracin Compuerta NOR CMOS....8
Figura 7. Grfico Problema Planteado..9
Figura 8. Diagrama Elctrico del Circuito...10
Figura 9. Cronograma de Implementacin del Diseo CMOS...13
Figura 10. Circuito Solucin Del Problema14
Figura 11. Compuerta NOR.15
Figura 12. Circuito Inversor
Figura 13. Circuito Implementado..

1. TTULO:

IMPLEMENTACIN DE DISEO CMOS

2. PLANTEAMIENTO DEL PROBLEMA

La tecnologa CMOS es la que domina el mercado de circuitos integrados, la cual ha
evolucionado desde unas pocas compuertas, desde una baja escala de integracin SSI
hasta llegar a una gran escala de integracin VLSI, en el diseo de circuitos integrados el
uso de los diferentes tipos de transistores es lo que determina el tipo de tecnologa de
integracin.
En este trabajo se implementar un circuito con diseo CMOS utilizando transistores
comerciales de efecto de campo tipo PMOS y NMOS, haciendo hincapi en las tcnicas
correctas que conlleva la implementacin de un circuito que cumple funciones lgicas a
travs de transistores tomando en cuenta sus caractersticas elctricas: velocidad de
operacin, ruido, temperatura de operacin, consumo de potencia, tensin de
alimentacin, rea y costo final. (Valderrama, 2009)
Para el desarrollo de esta investigacin se ha propuesto un problema lgico que permita
demostrar el funcionamiento de un diseo CMOS, por lo cual se ha planteado un
enunciado que permita el uso de tablas de verdad, mapas de Karnaugh para su solucin.
Es as que se busca confirmar el correcto comportamiento del circuito a implementar a
travs de la comparacin de los resultados reales con los de la funcin lgica obtenida.
3. OBJETIVOS

3.1. OBJETIVO GENERAL

Establecer parmetros necesarios para la correcta implementacin de la

solucin a un problema lgico mediante el uso de transistores CMOS en
aplicacin de compuertas lgicas para verificar el comportamiento del
diseo realizado.

3.2. OBJETIVOS ESPECFICOS

Aplicar los conocimientos previamente adquiridos en sistemas digitales para

encontrar la solucin ms eficiente del problema lgico propuesto.
Estudiar las caractersticas propias de cada transistor tipo PMOS y NMOS
para su correcto funcionamiento.
Proyectar el diseo CMOS de la solucin del problema en un simulador para
verificar su funcionamiento lgico.
Construir el circuito fsico en protoboard tomando en cuenta las
caractersticas propias de cada transistor.
Establecer las tcnicas apropiados para la correcta implementacin del
circuito lgico en base a los resultados reales y tericos obtenidos
previamente.

4. MARCO TERICO
4.1. TRANSISTORES MOS
Los transistores MOS, Metal Oxido Semiconductor o transistores de puerta aislada
fueron la evolucin lgica de los transistores JFET.
Este tipo de transistores se pueden realizar de diferente canal N o P, y se conocen como
transistores NMOS y PMOS respectivamente.
Al utilizar dos tipos de transistores (NMOS o PMOS) en el mismo circuito se tiene una
lgica MOS complementaria (CMOS), por lo cual se tiene varias ventajas sobre cada
una de las familias P-MOS y N-MOS, la cual domina el mercado debido a su rapidez y
consumo de menor potencia (Muoz).
En la actualidad existen otros transistores derivados de los FETs para aplicaciones de
alta velocidad, los MESFET (Metal Semiconductor) o los transistores de Arseniuro de
Galio (GASFET).
Otra evolucin de los transistores MOS es la BiCMOS, en la cual se combina en un
mismo cristal de Silicio transistores bipolares de alta velocidad con transistores CMOS.
Los transistores CMOS se colocan al principio, para mejorar la impedancia de entrada y
la velocidad de conmutacin, mientras que, colocando a la salida los transistores
bipolares podremos manejar cargas con capacidades mayores que si se colocasen
CMOS.

4.2. TRANSISTOR NMOS

Un transistor MOS, metal oxide silicon
diferentes materiales como:

est compuesta por la superposicin de

Un sustrato tipo p ligeramente dopado

Dos regiones tipo n fuertemente dopadas llamadas fuente y drenador separadas
por un canal
Una fina capa de aislante sobre el canal y una capa de polisilicio sobre el
aislante.

De manera elctrica, el transistor NMOS se compone por cuatro terminales que por
medio de voltaje se controla la intensidad de corriente a circular por el canal.
Sustrato: tpicamente no se tiene en cuenta porque suele estar conectado a GND.
Puerta: es un terminal de control que regula la intensidad que circula por el
canal.
Fuente y drenador: son los terminales origen y destino de los portadores de carga
(electrones), fsicamente son equivalentes, su nombre depende del sentido de la
intensidad.
Su comportamiento se define:
Si existe una diferencia de potencial positivo suficiente entre puerta y sustrato se
induce un canal conductor de tipo n entre drenador y fuente.
Si existe una diferencia de potencial entre drenador y fuente, y existe canal, la
corriente circula a travs del mismo. (Mecha Lopez & Mendias Cuadros)

Figura 1. Esrtructura Transistor NMOS

4.3. TRANSISTOR PMOS

Un transistor PMOS es un dispositivo con una construccin y comportamiento duales a
las del transistor nMOS.
La seccin vertical de este transistor est formada por:
Un sustrato tipo n ligeramente dopado.
Dos regiones tipo p fuertemente dopadas, fuente y drenador, separadas por una
regin de sustrato llamada canal.
Una fina capa de aislante sobre el canal.
Una capa de polisilicio sobre el aislante. (Mecha Lopez & Mendias Cuadros)
De manera elctrica, un transistor pMOS es un dispositivo de 4 terminales que por
medio de voltaje controla la intensidad que circula por el canal.
Sustrato: tpicamente no se tiene en cuenta porque suele estar conectado a PWR.
Puerta: es un terminal de control que regula la intensidad que circula por el
canal.
Fuente y drenador: son los terminales origen y destino de los portadores de carga
(huecos), fsicamente son equivalentes, su nombre depende del sentido de la
intensidad. (Mecha Lopez & Mendias Cuadros)
Conceptualmente su comportamiento es:
Si existe una diferencia de potencial negativo suficiente entre puerta y sustrato
se induce un canal conductor de tipo p entre drenador y fuente.
Si existe una diferencia de potencial entre drenador y fuente, y existe canal, la
corriente circula a travs del mismo

Figura 2. Estructura Transistor PMOS

4.4. INVERSOR CMOS

Figura 3. Configuracin Inversor CMOS

Un inversor CMOS (Complementary MOS) esttico est formado por un transistor

pmos en serie con un transistor nmos con sus puertas unidas:
La entrada del inversor es la puerta comn y la salida, el punto de unin de los
transistores.
El transistor pmos se llama transistor de pull-up, tiene un terminal conectado a
Vdd y es el encargado de poner la salida a 1 cuando conduce (cuando la
entrada vale 0).
El transistor nmos se llama transistor de pull-down, tiene un terminal conectado
a Vss y es el encargado de poner la salida a 0 cuando conduce (cuando la
entrada vale 1). (Mecha Lopez & Mendias Cuadros)
4.5. LGICA COMBINACIONAL CMOS
Todo circuito combinacional CMOS esttico se basa en la conexin de dos rboles
duales con entradas comunes y salida comn, que en estado estacionario no conducen
simultneamente

Arbol de pull-up, formado nicamente por transistores pMOS, que conectan

condicionalmente (en funcin de las entradas) la salida a Vdd.
Arbol de pull-down, formado nicamente por transistores nMOS, que conectan
condicionalmente (en funcin de las entradas) la salida a Vss. (Mecha Lopez &
Mendias Cuadros). (Mecha Lopez & Mendias Cuadros)
6

Figura 4. Diagrama de Bloques De Lgica CMOS

Reglas de diseo:

Los transistores se usan como interruptores (controlados por puerta).

Los rboles se construyen conectando en serie o en paralelo grupos de
transistores del mismo tipo.
Es condicin suficiente aunque no necesaria que las estructuras de transistores
de los rboles sean duales (ej. Si en el rbol de pull-up los transistores estn en
serie, en el de pull-down estarn en paralelo).
Implementa lgica inversora, es decir, funciones inversas se implementan
directamente, funciones directas requieren de un inversor adicional. (Mecha
Lopez & Mendias Cuadros)

4.6. COMPUERTA NAND CMOS

Arbol de pull up:
Proporciona el uno.
Transistores P en paralelo conectados a Vdd y a la salida.
Arbol de pull down:
Proporciona el cero.
Transistores N en serie conectados a Gnd y a la salida.
Y = A. B

Figura 5. Configuracin Compuerta NAND CMOS

A
0
0
1
1

B
0
1
0
1

VOUT
1
1
1
0

Tabla 1. Tabla de Verdad Compuerta NAND

4.7. COMPUERTA NOR CMOS

Arbol de pull up:
Transistores P en serie conectados a Vdd y a la salida.
Arbol de pull down:
Transistores N en serie conectados a Gnd y a la salida.
B
Y = A+

Figura 6. Configuracin Compuerta NOR CMOS

A
0
0
1
1

B
0
1
0
1

VOUT
1
0
0
0

Tabla 2. Tabla de Verdad Compuerta NOR

5. DIAGRAMAS
PROBLEMA A IMPLEMENTAR
La figura muestra un cruce de dos avenidas, se colocan sensores de deteccin de
vehculos a lo largo de los carriles C y D que representan a la avenida principal y en los
carriles A y B que corresponden a la avenida secundaria. Las salidas del sensor son
bajas, 0 cuando no pasa ningn vehculo y altas, 1 cuando se detecta un vehculo. El
semforo del cruce se controlar de acuerdo con la siguiente lgica:

El semforo E-O estar en luz verde siempre que los carriles C y D estn
ocupados.
El semforo E-O estar en luz verde siempre que C y D estn ocupados pero que
A y B no lo estn.
El semforo N-S estar en luz verde siempre que los carriles A y B estn
ocupados, pero C y D no lo estn.
El semforo N-S tambin estar en luz verde cuando A y B estn ocupados en
tanto que C y D no lo estn.
El semforo E-O estar en luz verde cuando no halla vehculos transitando.

Figura 7. Grfico Problema Planteado

5.1. DIAGRAMA DE BLOQUES

A
B
C
D

F1
Semforo Cuatro Calles
F2

5.2. DIAGRAMA ELCTRICO

Figura 8. Diagrama Elctrico del Circuito

ENTRADAS
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

SALIDA
S
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

F1
0
0
0
0
1
0
0
0
1
0
0
0
1
1
1
0

F2
1
1
1
1
0
1
1
1
0
1
1
1
0
0
0
1
10

Tabla 3. Tabla de Verdad Circuito

AB
00

01

11

10

00

01

11

10

Tabla 4. Representacin en Mapas de Karnaugh

AB
00

01

11

10

00

11

1
11
1

11

01

0 1 11

11

10

1
1

Tabla 5. Agrupacin de Min trminos

F1=B . C . D+ A . B .C + A . C . D+ A . B . D
F1= A . B(C+ D)+C . D( A +B)

6. LISTA DE COMPONENTES
MATERIALES

11 Transistores NMOS
11 Transistores PMOS
2 Resistencias 330 Ohm
1 Resistencia ********
1 Potencimetro *******
2 Diodos Led color Verde
1 LM741
1 Dip Switch de 4 entradas.
Protoboard

INSTRUMENTOS
11

Simulador Proteus
Fuente DC 5V
Multmetro

7. MAPA DE VARIABLES
VARIABLES
A
B
C
D
F1
F2

REPRESENTACIN
Carril A ocupado
Carril B ocupado
Carril C ocupado
Carril D ocupado
Semforo N-S verde
Semforo E-O verde

Tabla 6. Mapa de Variables Del Circuito

8. CONCLUSIONES

Los transistores de tecnologa MOS no son afectados por el ruido, sin embargo
estos se ven afectados por la energa electrosttica ocasionando constantes daos
en los circuitos electrnicos
Los conocimientos previos adquiridos en circuitos digitales son el pilar
fundamental en el desarrollo de circuitos integrados en base a la tecnologa
CMOS.
Las caractersticas propias de cada transistor influyen directamente sobre el
desempeo del circuito, por lo que en el momento de la implementacin
deberan usarse los mismo modelos de transistores
Los resultados del diseo terico simulados en Proteus coinciden con los
obtenidos en el circuito del protoboard, sin embargo en caso de querer
implementar un diseo simulado en MicroWind el resultado no sera el mismo,
para lo que se deberan tomar en cuenta las normas de diseo para el desempeo
requerido.
Los niveles lgicos obtenidos como resultado del circuito implementado no
concordaban con los niveles propios de la lgica CMOS, debido a que los
circuitos MOS comercializados son dirigidos principalmente hacia aplicaciones
analgicas.
De lo desarrollado, podemos llegar a las siguientes conjeturas respecto a las
tcnicas de implementacin de diseos CMOS:
o Comprobar el modelo del transistor para identificar si es de tipo NMOS
o PMOS.
o Comprobar los voltajes de alimentacin del circuito.

9. RECOMENDACIONES

Utilizar los mapas de Karnaugh para obtener la solucin ms ptima y evitar el

uso de una excesiva cantidad de transistores.
En caso de generar algn cambio en el circuito se recomienda primero simularlo
antes de implementarlo fsicamente.
El funcionamiento del circuito depender de la alimentacin del mismo con una
fuente de 5V, permitiendo la polarizacin de los distintos componentes que
conforman el circuito.
12

Los transistores de tecnologa CMOS son sumamente sensibles a la energa

electrosttica por lo que el contacto fsico con estos puede comprometer el buen
desempeo del circuito implementado

10. BIBLIOGRAFA
[1] Muoz, S. (2009.). Familia Lgica CMOS. Pag. 11-15
[2] Mecha Lopez, H., & Mendias Cuadros, J. M. (2010.). Diseo Digital CMOS.
Madris: Universidad Complutense de Madrid. Pag 3-5.
[3] Patio, G. & Aedo ,J. Implementacion de un circuito integrado orientado a la
enseanza del proceso del diseo bsico con tecnolgica CMOS. (2007).Universidad de
Antioquia. Pag 1-2
[4] Valderrama, E. (2009). Introduccin al Diseo de CIs. Barcelona: Universidad
Autonoma de Barcelona.

11. CRONOGRAMA

Figura 9. Cronograma de Implementacin del Diseo CMOS

13

12. ANEXOS
12.1.
TABLA DE COSTOS
Cantidad
2
2
4
1
4
1
1
11
11

Detalle

Transistores NMOS
Transistores PMOS
Resistencias 330 Ohm
Potencimetro
Led color Verde
LM741
Dip Switch 4 entradas.
Transistores BJT NPN
Transistores BJT PNP

Precio
Unitario
0.75
1.50
0.06
0.50
0.20
0.30
0.60
0.40
0.40
Total

Precio Total
1.50
3.00
0.24
0.50
0.80
0.30
0.60
4.40
4.40
15.74

Tabla 7. Detalle de Costos de componentes del circuito

12.2.
FOTOS DEL PROYECTO
12.2.1.
CIRCUITO IMPLEMENTADO

Figura 10.Circuito Implementado

14

12.2.2.

CIRCUITO EN OPERACIN

Figura 11. Circuito Inversor

Figura 12. Compuerta NOR

15

Figura 13. Circuito Solucin Del Problema

12.3.

HOJAS TCNICAS

16