Sistemas Digitales

Unidad II

UNIDAD II
SISTEMAS COMBINACIONALES:
2.1 Diseo de sistemas combinacionales
2.2 Mapas de Karnaugh
2.2.1 Funciones Incompletas
2.3 Circuitos Combinacionales MSI
2.3.1 Decodificadores
2.3.1.1 Decodificador Excitado
2.3.1.2 Decodificador no excitado
2.3.2 Codificadores
2.3.2.1 Codificador de Decimal a BCD
2.3.2.2 Codificador de Octal a BCD
2.3.3 Multiplexores
2.3.3.1 Multipexor de 4 canales
2.3.3.2 Multiplexor de 8 canales
2.3.3.3 Multiplexor de 16 canales
2.3.4 Demultiplexor
2.3.4.1 Demultiplexor de 4x1
2.3.5 Comparador de magnitud
2.3.6 Circuitos Aritmticos
2.3.6.1 Semisumador
2.3.6.2 Sumador total
2.3.6.3 Semirestador
2.3.6.4 Restador total
2.3.6.5 Bloques de sumadores prcticos de cuatro bits
2.3.6.6 Circuitos restadores
2.3.6.7 Circuito sumador-restador

OBJETIVOS.

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Unidad II

Al concluir esta unidad, usted estar capacitado para:

Disear sistemas combinacionales

Emplear mapas de Karnaugh para simplificar funciones lgicas
Comprender la funcionabilidad de los circuitos combinacionales
Emplear decodificadores excitados para desplegar nmeros
decimales
Codificar un numero decimal u octal en BCD utilizando
codificadores
Convertir informacin de serie a paralelo y viceversa empleando
mux y demux
Comparar dos nmeros de 4 bits empleando un comparador de
magnitud
Sumar y restar dos nmeros de 4 bits empleado el sumador

INTRODUCCIN.
Un circuito combinacional es un circuito cuya salida es funcin
exclusivamente del estado de sus entradas.- Est compuesto por
compuertas lgicas y no deben presentar realimentacin.- Un circuito
combinacional puede describirse utilizando una formula con algebra
de boole en la que las salidas sean dependientes solamente de las
entradas.
Existen muchos circuitos combinacionales en forma de bloque
lgicos MSI fundamentales:
- Codificadores y decodificadores: convierten en cdigo binario
seales binaras expresadas en decimal, octal y viceversa.
- Multiplexores y demultiplexores: seleccionan una salida entre
varias seales de entrada o al contrario, de una seal de
entrada se obtienen varias salidas.
- Comparadores: comparan dos nmeros binarios
- Sumadores: realizan sumas aritmticas en binario, se pueden
utilizar como restadores.

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Unidad II

SISTEMAS COMBINACIONALES
2.1

Diseo de circuitos combinacionales.

En ingeniera se entiende por disear el proceso por el cual se obtiene el

objeto pedido a partir de unas especulaciones iniciales. Cuando diseamos circuitos
combinacionales, estamos haciendo lo mismo. Partimos de unas especificaciones
iniciales y obtenemos un esquema que indica que compuertas bsicas u otros
elementos hay que utilizar as como la interconexin que hay entre ellos.
Los pasos que seguiremos para el diseo son los siguientes:

1- Estudio de las especificaciones iniciales, este punto parece sencillo pero es

necesario ya que define las variables de entrada y salida, as como su estado
de acuerdo al enunciado del problema. Las variables pueden referirse a un
cdigo, numero, o a una magnitud fsica (temperatura, presin, velocidad,
aceleracin, etc).

2- Obtencin de la tabla de verdad y funciones booleanas necesarias. En

funcin del establecimiento de las variables de entrada y salida se elabora la
tabla de verdad obteniendo la funcin SOP, es decir la suma de productos
que corresponden a las combinaciones que dan un 1 lgico a la salida.

3- Simplificacin de la funcin booleana. Hay que implementar la mejor funcin

de manera que debemos reducirla utilizando teoremas bolanos que nos
permitan utilizar el menor numero de compuertas.

4- Implementacin de la funcin utilizando compuertas lgicas. Aqu podemos o

no tener cierto tipo de restricciones en cuanto al tipo de compuerta que se
requiere para construir el circuito lgico.
Ejemplos:
1- Disee un circuito lgico que tenga tres entradas A, B, y C. Cuya salida sea
alta solo cuando la mayora de las entradas sea alta.
P1- Establecimiento de las variables de entrada y salida.
Variables de Entrada:
Sea A, B, y C las variables de entrada

Variable de salida:
Sea F, la variable de salida tal que:

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Unidad II

P2- Establecimiento de la tabla de verdad.

P3- Simplificando la funcin SOP a travs de los teoremas del lgebra

de Boole

P4- Circuito Lgico.

F
A
B
C

2- Una computadora realiza las combinaciones para un circuito lgico de tres

entradas, el tiempo de duracin de cada combinacin es de 15 segundos.- Se
pide construir un circuito lgico para manejar un semforo, el cual debe
permanecer 45 seg en verde, 30 seg en amarillo, y 45 seg en rojo.
P1- Establecimiento de las variables de entrada y salida.
Variables de Entrada:
Sea una combinacin binaria de tres variables A, B, y C con una duracin de
15 segundos.

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Nota. Cuando se trata de una combinacin binaria o de un nmero no es

necesario establecer el estado lgico de las variables de entrada.
Variable de salida:
Sea V, A, y R las variables de salida tal que:
G, es la salida en verde con una duracin de 45 segundos.
Y, es la salida en amarillo con una duracin de 30 segundos.
R, es la salida en rojo con una duracin de 45 segundos.

P2- Establecimiento de la tabla de verdad.

P3- Simplificando la funcin SOP a travs de los teoremas del lgebra

de Boole

P4- Circuito Lgico.

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A

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C

3- Es necesario disear un sistema de alarma para detectar temperaturas

excesivas de una caldera de vapor. Se dispone de tres transductores o
sensores, uno de ellos monitorea la temperatura del agua en la caldera, el
otro la temperatura de la chimenea, y el tercero el estado de encendido y
apagado del generador. Se desea generar una seal de alarma cuando el
generador este encendido y ya sea que la temperatura de la chimenea o del
agua sean muy altas.
P1- Establecimiento de las variables de entrada y salida.
Variables de Entrada:
Sea C el generador, B el sensor que monitorea la temperatura del agua, y A
la temperatura de la chimenea.

Variable de salida:
Sea F, la seal de alarma.

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P2- Establecimiento de la tabla de verdad.

P3- Simplificando la funcin SOP a travs de los teoremas del lgebra

de Boole

P4- Circuito Lgico.

F

C
B
A

2.2

Mapas de Karnaugh.

El lgebra booleana es la base para cualquier simplificacin de funciones

lgicas.- Una de las formas ms fciles de simplificar las funciones lgicas consiste
en utilizar el mtodo de los mapas de Karnaug.- Este mtodo esta basado en los
teoremas bolanos, y es uno de los diversos mtodos utilizados para simplificar
circuitos lgicos.
En resumen, los pasos para simplificar una expresin lgica utilizando mapas
de Karnaugh son los siguientes:
1- Obtener la funcin SOP(minterns) en forma numrica de la tabla de
verdad.
2- Construir el mapa utilizando el cdigo gray deacuerdo al nmero de
variables de la tabla de verdad.
3- Colocar un 1 en la casilla correspondiente del mapa para cada

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misterns (trmino que hace uno la funcin de salida) de la funcin

obtenida en el numeral 1.
4- Agrupar los 1s en forma adyacente formando grupos de 1, 2, 4, 8
siguiendo las reglas siguientes:
a- No deben agruparse 1s en forma diagonal
b- Un 1 agrupado puede agruparse con otro no agrupado
c- No debe agrupar dos 1s agrupados.
d- La primer fila es adyacente con la ltima fila.
e- La primer columna es adyacente con la ltima columna
f- Las esquinas son adyacentes entre si.
Debe buscar agrupar el mayor nmero de 1s posibles.- Por ejemplo
cuando
agrupa 8 1s elimina 3 variables, cuando agrupa 4 1s elimina 2
variables, y
cuando agrupa 2 1s elimina 1 variable.

5- Obtener la funcin simplificada considerando solo aquellas variables

que se mantienen de una posicin a otra, eliminando aquellas que
cambian.- La funcin obtenida del mapa no siempre es la mnima
expresin, debemos utilizar teoremas para obtenerla pero ya es ms
simple.

Ejemplos:
1- Tomemos la funcin OR de dos variables como ejemplo:

Considerando el procedimiento:
1- Obtener la funcin SOP(minterns) en forma numrica de la tabla de verdad.
F(AB)= (1,2,3).
2- Construir el mapa utilizando el cdigo gray deacuerdo al nmero de variables
de la
de verdad

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3- Para obtener la funcin de salida vamos tomando cada uno de los lazos,
considerando
El lazo vertical observamos que verticalmente la variable B, cambia de una
posicin a otra por lo tanto la eliminamos.- Horizontalmente la variable B no
tiene con quien comparar por la tanto se considera la variable.- Para el lazo
horizontal cambian los papeles, horizontalmente la variable B esta
cambiando de una posicin a otra por lo tanto se descarta, verticalmente la
variable A no tiene con quien comparar por lo tanto se considera la variable.
La funcin de salida ser:
F(AB)= A + B, la cual es una funcin a su mnima expresin.

2- Dada la funcin SOP numrica F(ABC)=(1,2,3,5,7), simplificarla utilizando

mapas de
Karnaugh.

La funcin que obtenemos del mapa es la siguiente:

_
F(ABC)= AB + C
4- Dada la funcin lgica simplificarla utilizando mapas de karnaugh.

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F(ABCD)= (0, 1, 2, 3, 10, 11)

4

Obteniendo la funcin simplificada:

__ _
_
F(ABCD)= AB + BC Sacando factor comn B
_
F(ABCD)= B(A + C)
Veamos algunos ejemplos de circuitos combinacionales aplicando
mapas de karnaugh en la simplificacin de la funcin SOP.
1- Disear un circuito de control para un motor.- El circuito de control
debe activar una salida con el fin de que se ponga en marcha un motor cuando
se den ciertas condiciones de entrada.- el motor se pondr en marcha cuando
uno o ambos detectores se active; siempre y cuando la llave de control este
activada.- Por otra parte existir otra salida ms que pondr en marcha una
sirena cuando una entrada de seguridad se active.- Dicha salida adems de
indicar la deteccin de una anomala en el proceso a realizar como medida de
seguridad, cada vez que se active parar el motor.- La estructura de bloques se
muestra en la fig. 2.1

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Fig. 2.1 Estructura simplificada del sistema de control

Ay B: Entradas de activacin del motor (interruptores, finales de carrera,

detectores de proximidad, etc.) Su activacin (1) pone en marcha el motor.
C: Puesta en marcha del sistema, llave de ON/OFF (ON=1).
D: Entrada para detector de seguridad; cada vez que se active se para el motor
y se pone en marcha la sirena.
M: Salida para la activacin del motor.
S: Salida para la activacin de la sirena.
Con esta informacin planteamos las variables de entrada y salida:
Variables de Entrada:
- Sea D el detector de seguridad.

- Sea C, la llave que pone en marcha el sistema.

- Sea A y B, interruptores de activacin del motor.

Variable de salida:
- Sea M, la activacin del motor

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- Sea S, la activacin de la alarma

P2- Establecimiento de la tabla de verdad.

P3- Simplificando la funcin SOP para M y S a travs de mapas de

karnaugh

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Obteniendo las funciones para M y S

P4- Circuito Lgico.

Utilizando el Circuit Maker
D

2.2.1

Funciones Incompletas

A la fecha se han desarrollado funciones en las cuales para cada

combinacin de las entradas se define un valor 1 0 en la funcin, estas
funciones se denominan totalmente definidas.
Existen funciones no totalmente definidas denominadas funciones
incompletas; que son aquellas en las que para una o mas combinaciones de
entrada, a la salida se le puede asignar el valor de 0 o 1 indistintamente.
Las razones que originan esta funcin son las siguientes:
a) Cuando no pueden existir una o ms combinaciones de las variables de
entrada.
b) Cuando la funcin esta inhibida con un 0 o un 1 permanentemente sin
importar cuales son las combinaciones de entrada.
Veamos algunos ejemplos:

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1- Utilizando mapas de karnaugh simplifique la funcin incompleta siguiente:

F(DCBA)= (1, 3, 6, 8, 10, 11) + (0, 2, 4, 12, 13)

2- Se tienen cuatro interruptores S1, S2, S3, y S4 que son parte de la circuitera
de control de una mquina copiadora.- Los interruptores se encuentran en
distintos puntos de a lo largo del camino que recorre el papel dentro de la
mquina.- Cada interruptor esta normalmente abierto y cuando el papel pasa
sobre los interruptores, este se cierra.- Es imposible que los interruptores S1 y
S4 se cierren al mismo tiempo.- Disee un circuito lgico que genere una salida
alta cada vez que dos o ms interruptores estn cerrados al mismo tiempo.Utilice mapas de karnaugh y aproveche las ventajas que ofrecen las
condiciones de no importa.
Establecimiento de las variables de entrada y salida.
Variables de Entrada:
Sea S1, S2, S3, y S4 interruptores de control

Variable de salida:
Sea F, la seal de salida

P2- Establecimiento de la tabla de verdad.

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P3- Simplificando la funcin SOP a travs de Mapas de Karnaugh

P4- Circuito Lgico.

Utilizando el Circuit Maker
S1

S2

S3

S4
F

2.3

Circuitos Combinacionales (MSI)

Las innovaciones de tcnicas de investigacin permite la realizacin en
circuitos

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integrados de sistemas combinacionales complejos formados por un determinado

nmero de compuertas lgicas.- Entre los circuitos combinacionales MSI podemos
mencionar:
a- Decodificadores
b- Codificadores
c- Multiplexores
d- Demultiplexores
e- Comparadores de Magnitud
f- Sumador

2.3.1

Decodificadores.

Los decodificadores son sistemas combinacionales que generan productos

cannicos de una combinacin binaria aplicada a sus entradas de manera que
convierte un cdigo binario de X bits en Y lneas de salida.- Los decodificadores se
clasifican en dos tipos:

a- Decodificadores Excitados, se activa ms de una salida a la vez.

b- Decodificadores no Excitados, slo se activa una salida a la vez.
2.3.1.1 Decodificadores Exitados
Son decodificadores de BCD a siete segmentos posee 4 lneas de entrada (D,
C, B, A) y siete lneas de salida (a,b,c,d,e,f,g).- El dispositivo acepta en sus
entradas un cdigo BCD de 4 bits y lo convierte en cdigo de siete bits que al
excitar un display se visualiza el dgito decimal correspondiente(0-9).
Un display de siete segmentos consiste en una determinada distribucin de
siete led en el bloque, cada uno de los puntos luminosos(LED), aparece
externamente en forma de barra denominada segmento.- Segn los segmentos
activados, puede visualizarse los nmeros decimales del 0 al 9.- Por ejemplo
activando los segmentos a, b, d, e, y g se obtiene la representacin del nmero
decimal 2.- Los display los hay de nodo comn y ctodo comn, de la misma
manera los hay en los decodificadores.- Los decodificadores de nodo comn las
salidas son bajas activas, esto significa que una salida activada debe estar en cero y
una desactivada en uno.

Fig. 2.2 Decodificador y display de nodo comn

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Las condiciones normales de operacin de cada segmento de un dispositivo

de representacin visual de siete segmentos basado en led, son 20mA a 1.5V, por
lo que la resistencia de proteccin estndar para el display ser de 220.

Existen varios decodificadores MSI de BCD a 7 segmentos (binario a

decimal) diseadas especficamente para manejar display de nodo comn,
ctodo comn y cristal lquido.- Los siguientes son algunos ejemplos.
4055, 4056, 4543: decodificadores para display de cristal lquido

4511, 7478, 74LS48, 74C48, 8368: decodificadores para display de

ctodo comn.
7447, 74LS47, 74LS247, 8374: decodificadores para display de
nodo comn.

Por ejemplo el decodificador 74LS47 mostrado en la figura 2.3 es uno de los

ms usados en las visualizaciones.

Fig.2.3 Pin out del decodificador a 7 segmentos 74LS47

Fig. 2.4 Despliegue numrico para el decodificador 74LS47.

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Fig.2.4 Tabla de verdad para el Decodificador SN74LS47

__ __ ___
___

El decodificador tiene tres entradas de control (LT, BI/RBO, RBI), de las cuales
la ms utilizada es LT, la cual prueba que todas las salidas del decodificador estn
en buen estado ,ver ltima fila de la tabla de verdad de la fig. 2.4.
Utilizando el simulador digital implemente la unidad decodificadora.- En el
simulador digital no es necesario colocar las resistencias de proteccin para el
display.

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En la figura 2.5 se vera la distribucin del los segmentos del display de

nodo comn y ctodo comn.

Fig.2.5 Distribucin de los segmentos para los display

2.3.1.2 Decodificadores no Excitados

A diferencia de los decodificadores excitados estos decodificadores solo se
activa una sola salida a la vez de las
salidas con n variables de entrada.Generalmente estos dispositivos estn diseados para producir salidas en bajo.Adems estn diseados para convertir una informacin binaria en cdigo numrico
octal, hexadecimal y decimal.- Otras aplicaciones es para realizar funciones lgicas y
para operar como demultiplexor.
En la figura 2.6 se muestra un decodificador de 2 a 4(dos variables de entrada
y cuatro salidas) o decodificador 1 de 4 (de las cuatro salidas una sola se activar a
la vez)

Fig.2.6 Decodificador 1 de 4

Obteniendo la tabla de verdad.

El circuito lo representaremos solo con compuertas NAND, para ello

negaremos dos veces cada salida y operamos el complemento interno, de tal
manera que obtenemos los productos.

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Q0

Q1

Q2

Q3

Decodificador de Binario a Octal

Este decodificador es llamado decoder de 3 a 8 o 1 de 8.- En la familia TTL
tenemos el SN74LS138.

Fig. 2.6 pin out del decodificador SN74LS138

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En el decodificador 74LS138 las entradas G2A, G2B, y G1 son de control y

habilitan el decodificador.- Otra funcin es la de cascada es decir que se pueden
obtener decodificadores de mayor capacidad.- Por ejemplo podemos disear in
decodificador 1 de 24 a partir de tres decodificadores 1 de 8(74LS138)

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Y6 Y7
Y0 Y1 Y2 Y3 Y4 Y5

74LS138
A2
A1
A0
E3
E2
E1

Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0

Y8

Y15
Y9 Y10 Y11 Y12 Y13 Y14

74LS138
A2
A1
A0
E3
E2
E1

Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0

Y21 Y22 Y23

Y16 Y17 Y18 Y19 Y20
74LS138
A2
A1
A0
E3
E2
E1

Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0

Decodificador de Binario a Decimal

Este es un decodificador de 4 a 10 o 1 de 10.- En la familia TTL es el
SN74LS42 como se muestra en la fig.

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Decodificador de Binario a Hexadecimal

Este es un decodificador de 4 a 16 o 1 de 16.- En la familia TTL es el
SN74LS154 como se muestra en la fig.

Del diagrama de bloques podemos ver que sus salidas son bajas activas de
igual manera sus dos entradas habilitadoras.- Veamos algunas aplicaciones, en al
figura 2.7 se puede apreciar un secuenciador de luces.- En la figura 2.8 se ha
implementado una funcin lgica.

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74LS00
D0
D1
D2
D3

74LS00
74LS154 17
15
74LS193

5 CPU
4
11 CPD
PL
14 MR
9 D3
10 D2
1
15 D1
D0

CP1 Q1
CP2 Q2

TCU 12
TCD 13
Q3 7
Q2 6
Q1 2
Q0 3

19 E1
18 E0
20 A3
21 A2
22 A1
23 A0

14
13
12
11
10
9
8
7
6
5
4
3
2
1
0

16
15
14
13
11
10
9
8
7
6
5
4
3
2
1

D4
D5
D6
D7
D8
D9
D10
D11
D12

CLEAR
LOAD

D13
D14
D15

Fig. 2.7 secuenciador de luces con el decodificador SN74LS254

Fig. 2.8 funcin lgica implementada con un decodificador y compuertas lgicas

5V
+V

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2.3.2

Unidad II

Codificadores.

Los codificadores son sistemas combinacionales de

entradas y n salidas,
realizadas de tal forma que cuando una de las entradas adopta un estado lgico
determinado 1 o 0, luego a la salida aparece la combinacin binaria correspondiente
al nmero de entrada (decimal u octal), por lo que dichos componentes realizan la
funcin inversa de los decodificadores.
Los codificadores se encuentran tpicamente como circuitos de adaptacin
entre los teclados y el sistema digital.
Tipos:
a) Codificadores sin prioridad.- Son de poca utilidad y se caracterizan porque al
activar ms de una entrada, la combinacin binaria a la salida contiene
todos los nmeros correspondientes a las combinaciones binarias de las
entradas activadas y por lo que este decodificador es recomendable que
solamente debe activarse una entrada a la vez.
b) Codificadores con prioridad.- Estos codificadores se activan para la entrada
de mayor peso sin importar el estado de las otras entradas.
En nuestro caso veremos los codificadores de con prioridad.

2.3.2.1 Codificador de Decimal a BCD (SN74LS147)

Los codificadores de decimal a BCD son codificadores de prioridad con 10
lneas de entrada y 4 lneas de salida.- Cuando se activa (bajos activos) una de la
lneas de entrada (mayor peso) en las cuatro lneas de salida se refleja el cdigo
BCD correspondiente en forma invertida.- Para obtener el cdigo correcto es
necesario conectar a cada salida un inversor.- En este codificador se dice que el cero
es virtual ya que no hay ninguna entrada fsica para el cero, cuando todas las
entradas estn desactivadas se tiene el cero.

Sistemas Digitales

Unidad II

Fig.2.9 Unidad codificadora y decodificadora

2.3.2.2 Codificador de Octal a BCD (SN74LS148)

Los codificadores de octal a BCD son codificadores de prioridad con 8 lneas
de entrada (del 0 al 7) y 3 lneas de salida (A, B, y C) .- Cuando se activa (bajos
activos) una de la lneas de entrada (mayor peso) en las cuatro lneas de salida se
refleja el cdigo BCD correspondiente en forma invertida.- Para obtener el cdigo
correcto es necesario conectar a cada salida un inversor.- Adems dispone de una
entrada de inhibicin E1 y dos salidas denominadas Eo y Gs.- La primera indica que
todas las entradas estn a nivel alto, y la segunda nos indica que alguna de las
entradas ha sido activada.

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2.3.3

Unidad II

Multiplexores.

Un multiplexor es un circuito combionacional que selecciona informacin

binaria de entre varias lneas de entrada a una sola lnea de salida, la seleccin de
una lnea en particular de entrada es controlada por una lnea o conjunto de lneas.
Existen
lneas de entrada y n lneas de seleccin cuyas combinaciones son
la entrada a seleccionar.- Su principal aplicacin es la de convertir informacin de

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paralelo a serie.
Los multiplexores son llamados MUX y se encuentran de 2,4,8,16, hasta
canales, con n variables de seleccin.- Por ejemplo un mux de 8 canales tiene 3
variables de seleccin ya que 2=8.
Veamos como se construye un mulltiplexor de 2 canales en la fig. 2.10

Fig.2.10 Diseo de un multiplexor de 2 canales

A nivel de MSI el multiplexor de 2x1 en la familia TTL es el SN74LS157 el cual

tiene 4 mux de 2x1.

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De la tabla de verdad podemos ver para la primer fila que cuando el strobe
tiene un nivel alto el mux esta deshabilitado.- Por otro lado los cuatro mux
comparten la misma entrada de seleccin lo que permite transmitir
simultneamente en los cuatro mux.- veamos un ejemplo en la fig. 2.11 de esta
caracterstica.

Fig 2.11 El mux transmite la informacin que esta en el canal A

Si la entrada de seleccin pasa a 1, se selecciona el canal B y se transmitir

el nmero seis.

2.3.3.1 Multiplexor de 4 canales

A nivel de TTL tenemos el mux SN74LS153, el cual en su interior tiene
dos mux de 4x1.

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Fig. 2.12 pinout y tabla de verdad del multiplexor dual SN74LS153

Deacuerdo a la tabla de verdad podemos observar que para la primer fila el

mux esta deshabilitado ya que el strobe tiene un nivel alto.- Para habilitar el mux el
strobe debe de permanecer en un nivel bajo.- Una vez habilitado el mux se
transmitir a la salida la informacin que este en el canal de entrado seleccionado
por el cdigo que tengan las entradas de seleccin.- Por ejemplo, s en las entradas
de seleccin se lee el cdigo LL se ha seleccionado el canal de entada C0, la
informacin que se transmitir a la salida Y depender del estado lgico que tenga
el canal seleccionado.
Por ejemplo, si se quiere disear un mux de 8x1 a partir de dos mux 4x1 como
se muestra en la figura 2.13

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Unidad II

Fig.2.13 multiplexor de 8x1 a partir de mux 4x1

2.3.3.2 Multiplexor de 8 canales

El multiplexor SN74LS151 es un multiplexor de 8 canales de entrada (D0-D7),
tres lneas de seleccin (CBA), dos salidas, una normal (Y) y la otra invertida (), la
entrada de habilitacin () activa en bajo.

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2.14

Unidad II

Veamos una aplicacin del multiplexor en la transmisin de datos en la figura

5V
+V

Y0
Y1
Y2
Y3
Y4
Y5

D0
74LS151
I7
I6
I5
I4
I3
I2
I1
I0

E
S2
S1
S0

A2
A1
A0

Y
YN

E3
E2
E1

Y6

D1

74LS138

D2

Q7
Q6
Q5
Q4
Q3
Q2
Q1
Q0

D3
D4
D5

Y7

D6
D7

V+

U4
74LS93 11
2 MR1
Q3

V4
CP1 Q1
CP2 Q2

3
14 MR2
1 CP0
CP1

5V
+V

U3
74LS47

A3
A2
A1
A0

Q2 8
Q1 9
Q0 12

g
f
e
d
c
b
a

DISP1
abcdefg.

test
RBI RBO

Fig.2.14 transmisin de datos de 8 canales

2.3.3.3 Multiplexor de 16 canales

El multiplexor SN74LS150 es un multiplexor de 16 canales de entrada (E0E15), cuatro lneas de seleccin (DCBA), una salida invertida () , la entrada de
habilitacin () activa en bajo.

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Otra de las aplicaciones de los multiplexores es la de poder implementar

funciones lgicas, veamos un ejemplo.
Ejemplo. Implemente la funcin F(CBA)= (0, 2, 4, 6)

2.3.4

Demultiplexores.

Un demultiplexor (demux) o distribuidor de datos (fig. 2.15) es un circuito

lgico combinatorio con una lnea de entrada ( I ), y cierto nmero de lneas de
seleccin ( S), y un cierto lneas de salida ( O ) o vas que, de acuerdo a un cdigo
aplicado en las lneas de seleccin, transfiere el dato presente en la entrada a una
de las salidas.

Fig. 2.15 Diagrama de bloque de un demultiplexor

En otras palabras, un demultiplexor realiza la funcin contraria de un

multiplexor o selector de datos (pasar una informacin de paralelo a serie).
Un demultiplexor se puede tambin utilizar como un decodificador, enviando
la lnea de entrada a un nivel alto o bajo, dependiendo del diseo, y utilizando las
lneas de seleccin para suministrar los cdigos de entrada.- Del mismo modo un
decodificador puede emplearse como un demultiplexor utilizando las entradas de
cdigo como lneas de seleccin y la lnea de habilitacin como entrada de datos.-

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Algunos demultiplexores en forma integrada en la familia TTL son: SN74LS155,

SN74LS138, SN74LS154, SN74LS139 etc.

2.3.4.1 Demultiplexores de 4x1

El demultiplexor SN74LS155.- Es un demux de 4 vas bsico, posee 4 canales
de salida, 2 de seleccin y una de entrada.- Este dispositivo contiene dos demux de
1 a 4 lneas en una misma cpsula de 16 pines.
El demultiplexor SN74LS155 puede ocuparse tambin como un demultiplexor
de 1 a 8 lneas.- Los dos demux comparten las mismas lneas de seleccin A y B,
pero cada una tiene sus propias lneas de entrada (C), de habilitacin (G), y de salida
(Y0,Y1,Y2,Y3).

Fig.2.16 tabla de verdad del demultiplexor 74ls155.

En la figura 2.17 se muestra en forma de diagramas de bloques la forma de

operar el combinacional SN74LS138 como decodificador y como demultiplexor.Como demultiplexor se pueden utilizar para entrada de datos cualquiera de las
entradas de seleccin G1, G2A, G2B.

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demultiplexor

2.3.5

Unidad II

Fig. 2.17 el combinacional SN74LS138 operando

como decodificacdor

y como

Comparador de Magnitud.

Los circuitos comparadores son sistemas combinacionales que comparan la

magnitud de dos nmeros de n bits e indican cul de ellos es mayor, menor o s
existe igualdad entre ellos.
Existen comparadores de 4 bits y de 8 bits.- Adems de las correspondientes
entradas de datos disponen de tres entradas ms que pueden informar sobre una
situacin anterior, y que se usan para conectar en cascada distintos comparadores,
de manera que puedan construirse comparadores de mayor capacidad.- En la figura
2.18 se muestra el comparador de magnitud de 4 bits SN74LS85.

Fig. 2.18 Pinout del comparador del magnitud SN74LS85

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Fig. 2.19 Tabla de verdad del comparador de magnitud SN74LS85

En la figura 2.20 se muestra la forma de operar el comparador de magnitud

utilizando el circui wizard.

Fig.2.20 El comparador de magnitud compara dos numeros iguales

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Ahora veamos una aplicacin donde se conectan dos comparadores en

cascada para comparar dos nmeros de 8 bits..- En la figura 2.21 podemos observar
que el comparador menos significativo su entrada de cascada A=B debe de tener
un nivel alto, esta es una condicin para poder comparar dos nmeros de mas de 4
bits.

Fig. 2.21 Comparador de 8 bits

2.3.6

Circuitos Aritmticos.

En los sistemas de electrnica digital, segn las aplicaciones, puede ser

necesaria una cierta capacidad de proceso aritmtico.- Es el caso por ejemplo de
sistemas de control industrial en los cuales la activacin de los elementos de salida
(motores, electrovlvulas, etc.) dependa del resultado de ciertas operaciones
aritmticas realizadas con magnitudes numricas de entrada, o bien dichos
resultados se tengan que representar por un display.- Los autmatas programables,
por ejemplo son sistemas digitales diseados especialmente de cara al control
industrial, y disponen de una cierta capacidad de calculo.- El bloque aritmtico
fundamental es el sumador, ya que suele ser suficiente en la mayora de las
aplicaciones sencillas y adems, combinndolo con otros circuitos, se pueden
realizar tambin otras operaciones aritmticas fundamentales.

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Incluso en los microprocesadores se llevan a cabo tambin, que son la base

de la estructura de los computadores y de los autmatas, su unidad aritmtica se
fundamenta se fundamenta tambin en un dispositivo sumador.

2.3.6.1 Semisumador.
El circuito semisumador(half adder) es la mnima expresin de un circuito
sumador (fig.2.22) tiene dos entradas(A y B), para los bits a sumar, y dos salidas; la
salida de resultado, , y la de acarreo de salida Co. Realiza la suma aritmtica entre
dos bits, o sea la operacin: A + B=

Fig. 2.22 Semisumador

2.3.6.2 Sumador total.

No obstante, para poder realizar sumas con datos de mas de un bits, es
preciso que el circuito sumador tenga una entrada de acarreo (Cin); para poder as
sumar un posible acarreo de una etapa anterior de la suma.- Aparece entonces la
estructura del bloque sumador total(full adder) fig. 2.23.- Se diferencia del
semisumador en que tiene entrada de acarreo Cin.- Mediante este bloque ya se
pueden hacer sumas con datos de varios bits. = A + B + Cin

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Fig.2.23 Bloque del sumador total y tabla de verdad

Ahora haremos un ejemplo utilizando los bloques del semi sumador y sumador
total.- Ejemplo: disear un sumador de dos nmeros de cuatro bits utilizando los
bloque de los sumadores.
Sumar A= 1001 y B= 0111

2.3.6.3 Semirestador.
El circuito semirestador(half adder) es la mnima expresin de un circuito
restador (fig.2.24) tiene dos entradas(A y B), para los bits a restar, y dos salidas; la
salida de resultado, Di, y la de acarreo de salida Co. Realiza la resta aritmtica
entre dos bits, o sea la operacin: A B = Di

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Fig.2.24 s El simirestador y su tabla de verdad

2.3.6.4 Restador total.

No obstante, para poder realizar restas con datos de mas de un bits, es
preciso que el circuito restador tenga una entrada de prestamo (Bin); para poder as
restar un posible prestamo de acarreo de una etapa anterior de la resta.- Aparece
entonces la estructura del bloque restador total(full sustractin) fig. 2.25.- Se
diferencia del semirestador en que tiene entrada de prestamo Bin.- Mediante este
bloque ya se pueden hacer restas con datos de varios bits. Di= A B - Bin

Fig.2.25 Restador total

2.3.6.5 Bloques de sumadores prcticos de cuatro bits.

Estos bloque integrados permiten realizar sumas con nmeros de 4 bits;
constituyen por lo tanto, cuatro bloques sumadores totales.- Su estructura funcional
y simbologa normalizada es como se muestra en la figura 2.26.

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Fig.2.26 Sumador de 4 bits SN74LS83

En la figura 2.27 se muestra la aplicacin del sumador en el cual toma dos

nmeros de 4 bits: (A= 1001= 9) , (B= 1000= 8) y los suma cuando la entrada de
acarreo (Cin) tiene estado lgico cero, dando como resultado un nmero binario de
5 bits (S= 10001= 17).

Fig.2.27 Aplicacin del sumador de 4 bits 74ls83

2.3.6.6 Circuitos Restadores

De la misma manera que se ha planteado la realizacin del bloque sumador
total, tambin se puede desarrollar un bloque que realice la resta.- Aunque lo que
normalmente se hace es utilizar tambin los bloque sumadores para realizar restas,

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con lo cual se simplifica la circuitera aritmtica.- Esto se hace as hasta en las

unidades lgico-aritmticas, ALU de los microprocesadores.
Para esto se precisa poder operar con nmeros binarios negativos y positivos,
o sea con signo.- Esto se basa en el principio de que una resta es como sumar un
nmero negativo, as:
A B = A + (-B) , 5 3= 5 + (-3)= 2
As pues, utilizando nmeros binarios con signo es posible realizar tambin
restas mediante circuitos sumadores.
La notacin en complemento a dos es una forma de codificacin de los
nmeros binarios en el cual aparecen nmeros con signo, o sea, positivos y
negativos.
Aparece el concepto de bit de signo (BS); es un bit del dato que indica el
signo del nmero.- Dicho bit es el de ms peso del nmero, el que esta ms a la
izquierda (MSB).- As la estructura de un dato en complemento a dos es:

La regla indicativa del signo es :

BS= 0 nmero positivo (+)
BS= 1 nmero negativo (-)
Por lo tanto, en esta notacin, de un dato de n bits slo se disponen de n-1 bits para la
magnitud o valor numrico, ya que el bit de ms peso slo vale para indicar el signo.
Las cantidades positivas aparecen igual que en el binario natural, siempre con el bit de
ms peso a 0.- Las cantidades negativas no se obtienen simplemente poniendo el bit de signo
a 1, sino que aparecen segn una codificacin determinada, para que al operar
aritmticamente con dichos nmeros se obtengan resultados correctos.
Para la obtencin de los nmeros negativos se parte de los nmeros binarios naturales, o
positivos, y se realizan las dos operaciones siguientes:
1. Se complementa el nmero a convertir; los ceros se pasan a unos y los
unos a ceros.
2. Se suma uno al complemento hallado.
Por ejemplo:
5

-5

0 1 0 1 = +5

Binario natural
Complementando

1010+
Sumando 1
0001=
1011

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Realizar 7 5 = 7 + (-5)= 2
1111
0111+
1011=
0010 2
Cuando se genera acarreo en los bits de ms peso, este no se tiene en cuenta, ya
que procede de la suma de los bits de signo.- Los resultados negativos obviamente, aparecen
en complemento a dos; podemos conocer su valor complementando su valor y sumndole 1,
con lo cual pasamos el nmero a positivo.- Por ejemplo, s el resultado nos da un valor negativo
1010, complementndolo y sumndole 1 se obtiene ste en su forma positiva: 0110, que es 6
en decimal; por lo tanto, 1010= 6.
Basndonos en el principio de que, utilizando nmeros negativos, las restas se pueden
realizar sumando, se puede disear un circuito restador basado en un bloque sumador como se
muestra en la figura 2.28.

Fig.2.28 Circuito restador

2.3.6.7 Circuitos Sumador-Restador

Si el circuito complementador de entrada del circuito restador anterior, se

puede controlar de manera que tambin se pueda obtener el dato en su forma
directa, se puede realizar un circuito con el cual puedan realizarse sumas y restas, o

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sea un circuito sumador restador como se muestra en la figura 2,29.- S la entrada

de acarreo Cin esta en cero (Cin=0) el circuito sumar (A+B), y si Cin esta en 1 el
circuito restar (A-B).-

Fig.2.29 circuito sumador-restador

Ahora veremos un ejemplo en el que se combinan la mayora de los circuitos

combinacionales para dar solucin a un problema.
Ejemplo: Un grupo de estudiantes, le hacen una propuesta a su profesor de cmo
tratar sus notas finales, ante el evidente resultado de los promedios bajos.- El profesor
accede a que se lo expliquen sin ningn compromiso.- Los estudiantes le proponen lo
siguiente:

Los estudiantes con una nota menor de 5.0, presenten un proyecto que le sume 2
puntos.
Los estudiantes con una nota igual a 5.0, presenten una tarea que le sume 1.0 punto.
Los estudiantes con una nota mayor de 5.0, se les premie con un punto.

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El profesor despus de escuchar tal propuesta, manteniendo la cordura les dice que no es
posible, pero sin embargo les propone que s le disean la propuesta por medio de un
sistema digital que codifique, compare, decida, sume, y despliegue la nota final lo pensara

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UNIVERSIDAD TECNOLGICA DE EL SALVADOR

FACULTAD DE INFORMATICA Y CIENCIAS APLICADAS

ASIGNATURA
:
PROFESOR
:
TAREA EX-AULA No :

NOTA
SECC

CICLO

ALUMNO: __________________________________________________________

CARNET: ____________________

CARRERA:

FECHA:

INGENIERA EN SISTEMAS

Indicaciones. La tarea ex-aula desprendible es en forma individual y corresponde a

las secciones (2.1 2.2).
SECCIN 2.1 Diseo de Sistemas Combinacionales
1. El diseo de sistemas combinacionales consta de 5 pasos:
a)______________________
b)________________________
C) ___________________ d) _________________ e) __________________
SECCIN 2.2 Mapas de Karnaugh
1. Que se entiende por mapas de Karnaugh
a) _________________________________________________________
2. En que cdigo esta diseado el mapa de karnaugh?
a) _________________________
3. Menciona las reglas para agrupar los unos en el mapa de karnaug.
a) __________________________________________________
b) __________________________________________________
c) __________________________________________________
d) __________________________________________________
e) __________________________________________________
f) __________________________________________________
4. Utilizar mapas de karnaugh para reducir las expresiones siguientes a
su forma suma de productos mnima.
_
_ __ _
__
a) A + BC + CD
b) AB(CD + CD) + ABCD
c) f(ABCD)=(1,3,4,5,6,7,9,11,12,13,14,15)
5. Utilizando circuitos combinatorios disee un convertidor de cdigo
BCD a cdigo gray
6. Utilizando circuitos combinatorios disee un convertidor de cdigo
BCD a cdigo decimal.- Utilice la condicin no importa.

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