Dispositivos Lgicos

Programables
Luis Entrena, Celia Lpez,
Mario Garca, Enrique San Milln

Universidad Carlos III de Madrid

Indice
l

Tecnologas de implementacin de circuitos

programables

Circuitos programables simples

Circuitos programables complejos (CPLD, FPGA)

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Implementacin de circuitos
digitales
l

Lgica discreta

Circuitos integrados a medida (ASIC, Application

Specific Integrated Circuits)

Circuitos programables (PLD, Programmable Logic

Devices)

Simples

PROM: Programmable Read Only Memory

PLA: Programmable Logic Array
PAL: Programmable Array Logic
GAL: Generic Array Logic

Complejos

CPLD: Complex Programmable Logic Device

FPGA: Field Programmable Gate Array

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Tecnologas
l

Transistor MOS de puerta flotante (EPROM-FLASH)

Transistores que, al aplicarles sobretensin, pueden mantener

su tensin de puerta (conexiones programables)

Memoria RAM esttica (SRAM)

Antifusibles

La memoria permite implementar funciones lgicas

Se usan LUTs (Look-Up Tables) de 4 o 5 entradas
Al fundirse un antifusible se produce un cortocircuito
Los cortocircuitos tienen menor resistencia que los diodosfusibles, proporcionando mayores prestaciones

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Circuitos programables simples

Matriz
OR

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Inversores + Salidas

Matriz
AND

Biestables (opcional)

Entradas + Inversores

PLDs (Programmable Logic Devices)

Matrices programables
Matriz AND
con OR fija
A

Funcin
X=A*B+A*NOT(B)+NOT(A)*NOT(B)
A

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Matrices programables
Matriz AND

Matriz OR
Tipos de PLDs
Matriz
AND

Matriz
OR

PROM

Fija

Programable

PLA

Programable

Programable

PAL

Programable

Fija

GAL

Programable

Fija

l
PLA

Notacin simplificada
para las conexiones

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Tipos de PLDs
PROM

Matriz AND fija (decodificador

direcciones)
Matriz OR programable (datos)

PAL

Matriz AND programable

Matriz OR fija

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Bloques de salida
Salida registrada

Entrada-Salida combinacional
SP CLK AR

SP CLK AR

D Q
Q

Salida de polaridad
programable

entradas

Nomenclatura

salidas

L: active Low
H: active High

PAL 16 R 8
tipo salida

P: polaridad
programable
R: registrada

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GAL (Generic Array Logic)

Arquitectura como la de las PAL, pero
con funciones de salida programables.
OLMC: Output Logic Macrocell
Configuracin
registrada

SP CLK AR

D Q
Q

SP CLK AR

Configuracin
combinacional

10

Circuitos programables
complejos
l

CPLD:
Complex Programmable
Logic Devices

FPGA:
Field Programmable
Gate Array

Diferencias con los PLDs

simples

Fabricantes de CPLDs/
FPGAs

Xilinx
Altera
Actel
Atmel
Lattice
Cypress

Arquitectura
Cantidad de recursos
lgicos

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CPLD: arquitectura
Altera MAX 7000
l

Seales globales

Bloques de matrices
lgicas (LAB, Logic Array
Blocks).
1 LAB = 16 macroceldas

Matriz de interconexin
programable (PIA,
Programmable
Interconnect Array)

Bloques E/S
Figura extraida de MAX 7000 Programmable Logic
Device Family Data Sheet, versin 6.6, Altera
Corporation, junio 2003.

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CPLD: macrocelda
Altera MAX 7000
Seales
locales

Interconexin
local

Biestable
programable

Relojes
globales

Pin E/S

PRN
D/T Q

13

Seales
globales

Clear
global

Interconexin
global

Matriz
OR

Matriz de seleccin
de productos

Seales
globales

Matriz
AND

E
Vcc
CLRN

Seleccin
entrada
biestable

Seleccin reloj
y habilitacin

Seleccin
clear

Seleccin
salida

CPLD: matriz de interconexin

Matriz de interconexin global (PIA)

Entradas PIA

Salidas PIA

A los bloques
lgicos

Pines E/S
Salidas LABs
Entradas LABs

Seales de la matriz
de interconexin

Interruptores
programables

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CPLD: resumen de
caractersticas
l

Estructura de PAL con

registros y lgica de
interconexin

Capacidad media (hasta

25000 puertas)

Velocidad media/alta

Consumo alto

Tecnologa EPROM
(reprogramable, no voltil)

Precio bajo

La matriz de interconexin
global limita el tamao

ISP (In-System
Programming). JTAG.

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FPGAs
l

Field Programmable Gate Arrays (Matrices de

puertas programables en campo)

Superan las limitaciones en tamao de las CPLDs,

mediante arquitecturas avanzadas

Ofrecen mayor variedad de recursos lgicos

Lgica combinacional
Lgica secuencial
Memoria RAM
Conformadores de reloj
Seales globales
Multiplicadores

Fabricantes

Xilinx
Altera
Actel
Atmel

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FPGA: celda lgica bsica

A
B
C
D

Funcin
Combinacional

0
1

Funcin combinacional +
Biestable

Otras variaciones:

l
l

Funcin combinacional:

LUT (Look-Up Table):

SRAM, voltil

2 FC + 1 biestable
2 FC + 2 biestables

Funcionalidad adicional:

Lgica de acarreos
FC de 6 u 8 entradas
Varias seales de reloj y reset
Diferentes configuraciones
del biestable: nivel, flanco de
subida, flanco de bajada

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FPGA: interconexiones
l

Celda
lgica

Interconexiones
programables

Locales:

Abundantes y rpidas
Para conectar celdas
cercanas

Globales

Para conectar zonas

lejanas

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Arquitectura general
l

FPGA (Xilinx)

Bloques lgicos
Bloques de E/S
Matrices de interconexin
programables

Bloques E/S

Bloques lgicos

RAM

Bloques lgicos

RAM

Multiplicadores

RAM

Bloques lgicos

RAM

Bloques lgicos

Bloques E/S

Bloques E/S

Elementos bsicos

Elementos avanzados

Memoria RAM
Gestores de reloj
Multiplicadores

Bloques E/S

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Bibliografa
l

Webs de fabricantes:

Xilinx: www.xilinx.com
Altera: www.altera.com
Actel: www.actel.com
Lattice: www.latticesemi.com

Fundamentos de Sistemas Digitales . Thomas L. Floyd.

Pearson Prentice Hall

Sistemas digitales: principios y aplicaciones , Tocci, Ronald J.

Pearson Prentice Hall

Dispositivos lgicos programables (PLD): diseo prctico de

aplicaciones . Garca Iglesias, Jos Manuel. RaMa

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