+ ++

Projekty AVT

2861

Oscyloskop cyfrowy
z pamici FIFO
Nie ulega wtpliwoci, e oscyloskop jest lub 48kHz. Niektre lepsze karty maj szybjednym z najprzydatniejszych przyrzdw w sze przetworniki, ale i tak stopie wejciowy
pracowni elektronika. Umoliwia zobrazowa- karty dwikowej znacznie tumi czstotlinie przebiegu napicia lub prdu w czasie, co woci powyej 20kHz. Mona take zaobserjest niezmiernie przydatne przy strojeniu ge- wowa, e karta dwikowa nie nadaje si do
neratorw, testowaniu sprztu audio, wyszu- pracy jako oscyloskop ju powyej 57kHz,
kiwaniu usterek
gdy liczba prw sprzcie elekbek przypadajPodstawowe parametry oscyloskopu
tronicznym, itp.
ca na okres jest
Maksymalna czstotliwo prbkowania: 1,3MHz
Wykonanie opisazbyt maa do
Rozdzielczo przetwornika ADC: 8 bit
nego w artykule
poprawnego ziPasmo przenoszone: okoo 100kHz
oscyloskopu
na
dentyfikowania
Impedancja wejciowa: 1M:||ok 20-30pF
pewno nie zrujnuprzebiegu. Wic
je budetu nawet
zabawki typu
Analiza FFT
niezbyt bogatego
oscyloskop na
Maksymalna czuo 2,5mV/div
elektronika, a pokarcie dwikoMoliwo wsppracy z sondami x10
zwoli mu wykowej maj raczej
rzysta wszystkie
ograniczony
zalety jakie posiadanie tego sprztu niesie. obszar zastosowa. Chcc uzyska wikszy
Ukad wsppracuje z komputerem PC za po- zakres mierzonych czstotliwoci, naley
rednictwem zcza RS232, a ca prac steru- zastosowa oddzielny przetwornik ADC. Ale
je oprogramowanie napisane w Delphi.
szybsze przetworniki potrzebuj odpowiedUkad ten moe by inspiracj do wykona- nio szybkiego poczenia z mikroprocesorem,
nia wasnego urzdzenia w oparciu o podane PC-tem lub innym ukadem pozwalajcym na
rozwizania ukadowe.
zobrazowanie badanego sygnau. Przykadowo, przy czstotliwoci prbkowania 1MHz
strumie danych na wyjciu przetwornika to
Idea
Kady oscyloskop cyfrowy musi by wypo- ok. 1MB/s (1 milion prbek sygnau po 8 bisaony w przetwornik analogowo-cyfrowy, tw na sekund). Prba przesania danych o
ktry sygna analogowy zamieni na cig liczb. takiej szybkoci nastrcza wiele trudnoci i
Od szybkoci pracy przetwornika zaley mak- sposb z bezporednim przekazywaniem do
symalna czstotliwo, jak bdzie mona za- PC-ta wartoci prbek otrzymanych na linii
rejestrowa przez oscyloskop z moliwie ma- danych ADC nie jest stosowany. W modelu
ym poziomem znieksztace. Przykadowo, zastosowano znacznie lepszy sposb, przez
proste oscyloskopy oparte o kart dwikow co oscyloskop moe dziaa na dowolnej
pracuj przewanie na czstotliwoci 44,1kHz szybkoci cza RS232. Cay trik polega na

E l e k t r o n i k a d l a Ws z y s t k i c h

Kwiecie 2008

zastosowaniu pamici buforujcej wyniki. Zasada dziaania jest wtedy nastpujca. Ukad
jest taktowany czstotliwoci zalen od wybranej podstawy czasu (czstotliwo ta moe
by dowolnie dua byle nie wiksza ni
maksymalna czstotliwo prbkowania przetwornika ADC). Zakadamy take, e mamy
odpowiednio szybk pami o pojemnoci
wystarczajcej do zapisania kilkuset wynikw
pomiaru. Pki pami nie zostanie zapisana
do koca, ukad taktujcy przetwornik i pami dziaaj nastpuje zapisywanie prbek
przebiegu wejciowego do pamici buforujcej, ktra potra znacznie szybciej magazynowa informacje ni mikroprocesor. Jeli
pami zostanie cakowicie zapeniona, przetwornik ADC zostaje zatrzymany, nastpuje
odczyt danych przez mikroprocesor (ktry
taktuje odczyt pamici z tak szybkoci, aby
mg spokojnie nady z odczytem) i wysanie ich przez cze RS232 do komputera. Po
wysaniu caej zawartoci pamici nastpuje
ponowne uruchomienie przetwornika ADC,
a mikroprocesor czeka na zapenienie si pamici. I cay cykl si powtarza. Zastosowanie
pamici FIFO eliminuje potrzeb stosowania
szybkich ukadw licznikowych, multiplekserw magistrali itp., co oczywicie wpywa
na rozmiar pytki, wygod pisania oprogramowania, cen itp. W ukadzie zastosowano
pami LH5497 o pojemnoci 1024 * 9bit
(najstarszy bit nie jest wykorzystany) czasie
dostpu 25ns. Odpowiednikiem tej pamici
jest ukad IDT7202. Pami ta jest cakowicie
asynchroniczna, zatem odczyt i zapis moe
odbywa si w tym samym czasie z rnymi

15

Projekty AVT

JP2

JP3

1
2
3

1
2
3

prdkociami. Dodatkowe wyjcia pamici, dzie syntezy. Wejciami komparatora s piny pularnego zcza RS232, przy czym Q1 odpopenice rol ag, informuj o tym, czy pa- 15 i 16 IC2. Na pin 16 podawany jest przebieg wiada za nadawanie sygnau jego kolektor
mi jest pusta, pena, czy te w poowie za- wyjciowy z nki 21, ktry przy mniejszych powinien by poczony z lini RX cza, Q2
peniona. Szczegy o tej interesujcej kostce czstotliwociach wyjciowych mona uzna odpowiada za odbieranie sygnau jego baza
mona znale w Internecie, poszukujc noty za sinusoidalny. Na drugie wejcie kompara- poprzez rezystor powinna by doczona do
ukadu LH5497 lub IDT7202. Przetwornik tora podano stae napicie wytwarzane przez linii TX cza RS232.
analogowo-cyfrowy to ukad AD7821. Jego dzielnik napicia zrealizowany na rezystorach Blok przetwornika ADC
maksymalna czstotliwo taktowania wg R4 i R3. Kondensator C4 ltruje to napicie. Ta cz ukadu ma za zadanie przetworzenie
noty katalogowej to 1MHz, ale ukad w takim Sygna z wyjcia komparatora traa na jeden z i zapisanie w pamici FIFO cyfrowej postaci
trybie jak jest zastosowany w modelu ma czas pinw zcza JP1, ktre nastpnie podczane sygnau wejciowego. Przetwornik ADC to
konwersji ok 530ns i spokojnie pracuje przy jest do pytki konwertera analogowo-cyfrowe- ukad IC3. Rezystor R1 oraz elementy C6 i C7
czstotliwoci taktowania 1,3MHz (dla pod- go. Generator QG1 zapewnia sygna taktuj- tworz obwd napicia odniesienia, wzgldem
stawy czasu rwnej 50Ps/div). Wewntrzny cy syntez DDS. Jego czstotliwo powinna ktrego przetwarzany jest sygna wejciowy.
ukad ledzco-pamitajcy (track and hold) by taka jak na schemacie, aczkolwiek istnie- Rezystory R2-R4 wytwarzaj napicie rwne
ma maksymaln czstotliwo pracy 100kHz. je moliwo zastosowania generatora o innej poowie napicia odniesienia, ktre suy do
Zatem przy maksymalnej
czstotliwoci, tylko b- wstpnego spolaryzowania wejcia przetworniRys. 1 Schemat blokowy
czstotliwoci
prbkodzie to wymagao korekty ka IC3. Elementy R5 i C12 ograniczaj pasmo
wania sygnau 100kHz
przeliczania czstotliwoci sygnau podanego na wejcie ukadu znaczPrzetwornik
Blok
na jeden okres bdzie Wejcie
w programie na procesor nie obniaj one poziom szumw otrzymanych
ADC
wzmacniacza
AD7821
przypada 13 prbek.
ATMEGA8 (naley take na oscylogramie przy maych sygnaach. C10
wejciowego
+pami FIFO
Majc wyniki w cyfrowej
pamita, e program do- i C8 odseparowuj skadow sta tworzon
mylnie wcza 6-krotny przez obwd R2, R3. Od wartoci tych elemenpostaci, mona dokona
powielacz czstotliwoci tw zaley dolna czstotliwo graniczna ukaich analizy i pomierzy
Logika sterujca
AD9851
taktowania IC2). Szczeg- du, ktra wynosi ok. 0,2Hz. Wyjcia danych
czstotliwo, amplitud,
RS232->PC
ATMEGA
y i sposb jak przelicza przetwornika ADC kierowane s bezporednio
wykona analiz FFT itp.
czstotliwo wyjciow syntezy w zaleno- do wej pamici FIFO IC1. Nka 9 ukadu
ci od zastosowanego generatora, opisano w IC3 strobuje dane wpisywane do pamici FIFO
Opis ukadu
Na rysunku 1 przedstawiony jest schemat blo- nocie katalogowej ukadu AD9851. Zcze pojawia si na niej ujemny impuls, jeli konkowy oscyloskopu. Ukad skada si z trzech JP3 suy do komunikacji z blokiem wzmac- wersja jest ukoczona. IC2 wraz z kondensatogwnych blokw oraz zasilacza. Bloki te mo- niaczy wejciowych. Zrealizowane jest to jako rami wpitymi do linii zasilania ltruje napina podzieli nastpujco: logika sterujca ry- programowy port szeregowy. Jeden pin zcza cie zasilajce ten blok. Dodatkowo dawik L1
sunek 2, modu pamici i przetwornika ADC mia zosta wykorzystany jako blok wyzwa- oddziela zasilanie ukad przetwornika ADC od
rysunek 3, wzmacniacze wejciowe rysu- lania, ale przeprowadzone prby wykazay, pamici FIFO.
e ukad nie do koca spenia swoj rol, a Blok wzmacniaczy wejciowych
nek 4. Ukady te zostan opisane po kolei.
programowe wyzwalanie pracuje zadowalaj- Blok ten ma za zadanie dopasowanie sygnaBlok sterujcy
Schemat ideowy tego bloku przedstawia rysu- co, wic ostatecznie zrezygnowaem z bloku w w szerokim zakresie napiciowym do
nek 2. Ten modu ma za zadanie komunikowa- wyzwalania. Tranzystory Q1 i Q2 zapewniaj poziomu zdolnego do przetworzenia przez
nie si z PC-tem i generacj sygnau zegarowe- sprzgnicie ukadu z PC-tem za pomoc po- przetwornik ADC. Caym blokiem wzmacgo dla bloku przetwornika ADC
oraz pamici FIFO. Sercem Rys. 2 Schemat ideowy logiki sterujcej
VCC
VCC
IC3
ukadu jest oczywicie procesor
C6
78L05Z
C5
C9
AVR ATMEGA8 z zaszytym w
100n 47u
47u
X1-3
VI VO
nim programem. Program ma
R7
VCC
GND
X1-1
4,7k
za zadanie odebranie danych
ZAS
Q1
R9
BC307
4,7k
przesyanych z komputera (np.
C7
C8
100n
100n
R8
VCC
o wzmocnieniu bloku wejcio4,7k
Q2
wego lub o zmianie podstawy
VCC
R11
BC337
4,7k
czasu) i wysaniu tych danych
R10
ATMEGA8-P
4,7k
albo do syntezy DDS (zmiana
VCC
1
23
PC0(ADC0)
RST
VCC
24
podstawy czasu) albo do blo1
28
PC1(ADC1)
22
25
D3
D4
PC2(ADC2)
2
27
AGND
ku wzmacniaczy wejciowych
21
D5
PC3(ADC3) 26
3 D2
26
AREF
D1
D6
20
PC4(ADC4/SDA) 27
4 D0_LSB D7_MSB 25
AVCC
(zmiana czuoci ukadu). Ukad
28
PC5(ADC5/SCL)
5 D_GND
DGND 24
9
C3
C1
C2
zegarowy zosta zrealizowany
6 D_VDD
DVDD 23
10 PB6(XTAL1/TOSC1)
100n 100n 47u
7 W_CLK
PB7(XTAL2/TOSC2)
RESET 22
za pomoc syntezy DDS typu
8 FQ_UD
2
VCC
PD0(RXD)
IOUT 21
1
3
9
20
PD1(TXD)
CLK_IN
IOUTB
AD9851, ktra umoliwia ge10
19
4
2
A_GND
AGND
PD2(INT0)
8
5
11
18
GND
3
neracj przebiegu wyjciowePD3(INT1)
A_VDD
AVDD
12
17
6
4
PD4(XCK/T0)
RST
NC
R2
R1
13
16
11
5
go a do 90MHz (maksymalna
Q_OUT
VINP
PD5(T1)
27
100
7
12
6
14
15
VCC
PD6(AIN0)
Q_OUTB
VINN
czstotliwo taktowania wy13
7
PD7(AIN1)
VCC
R6
IC2 AD9851
nosi 180MHz). Jako e DDS
8
14
JP1
100
PB0(ICP)
7
15
R5
generuje sygna aproksymujPB1(OC1A)
6
16
2,2k
PB2(SS/OC2)
R4
5
17
cy sinusoid, a do sterowania
PB3(MOSI/OC2)
C4
4,7k
4
18
VCC
PB4(MISO)
100n
14
19
3
przetwornika ADC i pamici
VCC
PB5(SCK)
2
8
potrzeba przebiegu prostokt1
R3
DATA
470
OUT QG1
nego, wykorzystano wewntrz7
GND
25,175MHz
ny komparator zawarty w uka-

16

Kwiecie 2008

E l e k t r o n i k a d l a Ws z y s t k i c h

Projekty AVT
VCC
C9
100n

32 VCC

DATA
VCC
6
5
4
3
2
1
JP1

10
11
13
14
19
20
21
22
15
25
2
8
9
26
17
27
18

Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
RS
/W
/XI
/FF
/FL_/RT
NC
NC
/R

23
24
3

/XO_/HF
/EF
D8

VCC

C13
100n

VI VO
GND

11

C10
47u
14 VDD
IC3P

C9
100n

XTAL1
VCC
GND

1
2
3
4
5
(ICP)PD6
(T1)PD5
(T0)PD4
(INT1)PD3
(INT0)PD2
(TXD)PD1
(RXD)PD0

19
18
17
16
15
14
13
12

T2
BF245B
D

NO
C
G

11
9
8
7
6
3
2

E l e k t r o n i k a d l a Ws z y s t k i c h

12

VCC

R7
10k

R5 1k

C3 47u

D1
1N4148
T1
BC237

C7
22u
C6
100n

C1
1u
IC2B

10

R12
680

IC2A
NE5532N

R13
10k

R10
10k

JP2
OUT

+
7

2
1

R8
6,8k
K1

R2
100k

C2 100n

IC1 ATTINY2313

7 VSS

R3 15k

R6
100k

C4
10p

IC3D

4066N

R4
330k

NE5532N

4
5

IC3B
A

R11 10k

C
4066N
8

20
10

XTAL2

Rys. 4 Schemat ideowy

wzmacniaczy wejciowych

VCC

C8 10p

R9
68k

IC3C
B

C
4066N

1
13

IC3A
A

C
4066N

1
2

4
5

(SCK)PB7
(MISO)PB6
(MOSI)PB5
PB4
(OCI)PB3
PB2
(AIN1)PB1
(AIN0)PB0

zmniejszenie wzmocnienia o poow. Maksymalne tumienie ukadu wynosi zatem 20

razy, a maksymalne wzmocnienie 100 razy.
R12 ma warto 680:, aby skompensowa
rezystancj kluczy ukadu IC3, ktra w temperaturze 25C moe wynosi a 270:. Jeli

R15
100k

JP3
RS232

L1
100u

RST

C7
47u

Rys. 3 Schemat ideowy moduu

pamici i przetwornika ADC

IC1
LH5497

VCC

NC

C6
100n

R1
1k

int z adc na / w fifo

R1
100k

2
1

VCC

IC3
AD7821

7
6
5
4
31
30
29
28

D0
D1
D2
D3
D4
D5
D6
D7

20
19
18
17
16
15
14
13
12
11

R14
470k

ISP

C5
100n

jest zwarty, to pierwszy stopie ma wzmocnienie bliskie 1. Zwarcie IC3C, a rozwarcie

IC3B powoduje zwikszenie wzmocnienia
do 10 razy. Podobnie dzieje si ze wzmacniaczem IC2A, jego wzmocnienie moe wynosi
1 lub 10 razy. Dodatkowo IC3A umoliwia

C5
1u

VCC

1
2
3
4
5
6
7
8
9
10

+
8
7
6
5
4
3
2
1

C12
470p

R4 15k
R5 51

C8
100n

C11
47u

C14 47u
JP1
IN

R3 15k

2
1
L1
100u

IC4
78L05Z

X1-3
X1-2
X1-1
ZAS

C11
100n

IN

VCC

C12
47u

C10
47u

IC1P
16 GND

C4
47u

niaczy steruje mikroprocesor ATTINY2313

IC1. Ukad ten jest taktowany wewntrznym oscylatorem RC o czstotliwoci 8MHz
(przy czym wczony jest 8-krotny dzielnik
czstotliwoci taktujcej), jest to domylnie
ustawiony sposb taktowania ukadu. Ukad
ten otrzymuje dane o ustawieniu wzmocnienia od ukadu logiki za pomoc cza szeregowego (o szybkoci 2400b/s), ktre zostao
zaimplementowane w bloku sterujcym jako
programowe, za w ukadzie wzmacniaczy
jest wykorzystany sprztowy UART ukadu
IC1. Sygna wejciowy podawany jest na wejcie oznaczone jako IN-JP1. Kondensator C5
separuje skadow sta przebiegu. Nastpnie
znajduje si dzielnik 1:10, ktry umoliwia
wstpne 10-krotne zmniejszenie amplitudy
sygnau. Wybr tumienia nastpuje poprzez
podanie stanu niskiego na pin PD4 ukadu
IC1. Dzielnik jest take domylnie wczony
po wczeniu napicia zasilania. Dalej sygna
traa na wtrnik rdowy zrealizowany na
tranzystorze polowym T2. Ma on za zadanie
odseparowanie dzielnika 1:10 od reszty ukadu oraz zapewnienie impedancji wejciowej
caego ukadu jak najbliszej 1M:, co umoliwia wspprac z sondami x10. Dalej sygna traa na wejcie wzmacniacza IC2B. Jego
wzmocnienie jest zalene od ustawienia kluczy
analogowych ukadu IC3-CD4066. Jeli IC3B

100n
R2 15k

VI VO
GND

X1-1
ZAS

C13

C2
100n

IC2
78L05Z

X1-3

C1
100n

C3
220u

Kwiecie 2008

17

Projekty AVT
klucze wsppracuj z rezystancjami duymi
w stosunku do swojej rezystancji, problem ten
mona pomin, zgadzajc si na 10% bdy
w ustawieniu wzmocnienia. Elementy R1-R3
wytwarzaj napicie polaryzacji umoliwiajce prac ukadom IC2 i IC3 przy pojedynczym zasilaniu. Sygna wyjciowy pobierany
z zcza oznaczonego OUT-JP2 traa na blok
przetwornika ADC. I w tym bloku odbywa si
dalsza obrbka sygnau.

Oprogramowanie
Oscyloskop wsppracuje z komputerem
PC znacznie uatwia to wykonanie caego
ukadu, gdy rol ekranu peni monitor komputera; dodatkowo oprogramowanie (pene
oprogramowanie mona cign z Elportalu)
umoliwia analiz widmow sygnau za pomoc algorytmu FFT. Zrzuty ekranu programu
mona zobaczy na rysunkach 5 i 6. Program
umoliwia cakowit kontrol nad ukadem.
Do podstawowych opcji naley oczywicie
zmiana podstawy czasu od 50 s/div do 0,5s/
div. Umoliwia to ogldanie przebiegw o
czstotliwoci znacznie poniej 1Hz. Czuo wejciowa zmieniana jest w zakresie od
2,5mV/div do 5V/div. Obraz ekranu skada si

z 8 dziaek poziomych i 10 pionowych. Dodatkowo przy wikszych czstotliwociach

sygnau wejciowego istnieje moliwo
powikszenia (zoom) ogldanego przebiegu
nie wpywa to na czstotliwo prbkowania, tylko na sposb wywietlania. Przy bardzo niskich czstotliwociach wejciowych
mona wykorzysta zoom, czyli zmniejszenie
przebiegu. Wydua si wtedy jedynie bufor
wywietlania, a czstotliwo prbkowania
zostaje bez zmian. Program take na bieco mierzy czstotliwo sygnau wejciowego oraz jego amplitud i okres. Pomiary s
dokadniejsze, jeli przebieg jest widoczny
na co najmniej 45 dziaek pionowych i zawiera w oknie minimum 2 okresy. Pomiary
takie oczywicie nie s superdokadne, ale
daj przynajmniej pojcie o zgrubnych parametrach sygnau. Dodatkowo mona wczy
kursory do pomiaru czasu. Zakadka FFT
pozwala na zobrazowanie sygnau w dziedzinie czstotliwoci. Analiza wykonywana jest
na przesanych z ukadu do PC-ta prbkach;
prbki nie s poddawane procedurze okienkowania zmniejszajcego przeciek w widmie.
Jeli w sygnale jest wicej harmonicznych o
mierzalnych poziomach, to oprogramowanie przypisze etykietk do 4 najwikszych prkw ze zmierzon
czstotliwoci tych prkw.
Rozdzielczo pomiaru zaley
oczywicie od ustawionej podstawy czasu. Dla podstawy czasu
0,5s wynosi 0,25Hz, dla podstawy
50 s 2,5kHz.
Ukad przesya do programu za
pomoc cza RS232 o szybkoci
38400bit/s symbol ASCII o wartoci prbki przykadowo przy
zerowym sygnale wejciowym,
co daje warto 127, przesyany
jest znak o kodzie 127. Program
na PC dokonuje odwrotnej zamiany ze znaku okrela warto
liczbow prbki, ktra nastpnie

jest rysowana na ekranie. Tego typu dziaanie znacznie przypiesza przesanie danych z
ukadu do komputera, bo nieprzesyane s trzy
znaki 1, 2 i 7, tylko znak, ktry wskazuje na
dany kod. Dodatkowo kada nowa transmisja
danych z pamici FIFO poprzedzona jest znakiem o kodzie ASCII 255. Myl, e te dane
uatwi napisanie stosownego oprogramowania Czytelnikom, ktrzy bd chcieli napisa
program we wasnym zakresie.
Program gwny zawarty w procesorze
steruje caym ukadem. Program jest do
dugi i nie ma sensu go omawia tutaj. Podaj tylko podprogram sterujcy syntez DDS
(mona go wykorzysta do innych celw):
poprzez zmienn freq zadaje si
czstotliwo wyjciow
Ustaw: podprogram ustawienia
czstotliwoci wyjciowej syntezy
Ad9851
Xz = Freq * 28.44175 przeliczenie
czstotliwoci ustawionej
Slowo = Round(xz) zaokrglenie
wyniku do wartoci cakowitej
32bitowej
For A = 1 To 32 przesanie
pierwszych 32 bitw sterujcych
czstotliwoci wyjciow
Q = Slowo
Shift Slowo , Right , 1
Portc.5 = Q na pin wejciowy
syntezy podanie wysyanego bitu
Portc.3 = 1 takt zegara wpisujcy
dane do rejestru ukadu ad9851
Portc.3 = 0
Next A
Portc.5 = 1 wczenie
wewntrznego 6-krotnego powielacza
Portc.3 = 1 takt zegara
Portc.3 = 0
For A = 1 To 7 przesanie
informacji o fazie i trybie pracy
(faza zerowa, tryb power down
wylaczony)
Portc.5 = 0 takt zegara
Portc.3 = 1
Portc.3 = 0
Next
Portc.4 = 1 zatwierdzenie
wpisanych danych i ustawienie
nowej czstotliwoci wyjciowej
Portc.4 = 0
Return

Rys. 5 Zrzut ekranu programu

Rys. 6 Zrzut ekranu programu

18

Fotografia trjwymiarowa - oglda w okularach anaglifowych.

Nieporwnanie lepszy efekt: www.elportal.pl/3d

Kwiecie 2008

E l e k t r o n i k a d l a Ws z y s t k i c h

Projekty AVT
Monta i uruchomienie
Ukad mona zmontowa na pytkach przedstawionych na rysunkach 79. Ukad wymaga zasilania minimum 7,5V i wydajnoci co najmniej
250mA. W modelu zastosowano transformator z
uszkodzonego radioodbiornika o nieznanej mocy.
Jest to transformator symetryczny o napiciu
skrajnych uzwoje 11V. Schemat zasilacza w
modelu przedstawia rysunek 10. Transformator
zasilajcy warto umieci jak najdalej od bloku
wzmacniacza wejciowego w celu zminimalizowania znieksztace badanego przebiegu przez
pole rozproszenia transformatora. Ma to znaczenie szczeglnie przy najwikszych czuociach
wejciowych. W modelu zastosowano oryginalny
ekran na transformator wymontowany z radioodbiornika. Syntez DDS, ktra wystpuje w
miniaturowej obudowie SSOP28, mona przylutowa stacj na gorce powietrze lub za pomoc
kolbwki z dostatecznie cienkim grotem. Warto
zaopatrzy si take w past lutownicz lub cyn
o maej rednicy. Reszt elementw montuje si
klasycznie od najmniejszych do najwikszych.
Pod pami FIFO naley zastosowa przejciwk PLCC.
Monta najlepiej przeprowadzi w nastpujcej kolejnoci (za kadym razem sprawdzajc
poprawno dziaania danego bloku): logika sterujca, blok przetwornika i pamici, wzmacniacz
wejciowy. Wszelkie poczenia przewodami
tamowymi s wykonane w ten sposb, e dane
miejsce przylutowania pierwszego przewodu z
Rys. 10 Schemat ideowy zasilacza

D1
2x
1N4004

S1

X1-1
230V AC

PRI

X1-2

D2

X2-1

S2

TR1 10

C1

X2-2
DC 8V

2200uF

caej wizki jest po stronie opisu danego zcza opis wskazuje na pierwszy
pin zcza. Poczenia naley wykona pomidzy nastpujcymi zczami: JP1 na pytce logiki sterujcej z
zczem JP1 na pytce przetwornika
ADC i pamici FIFO, zcze DATA
pytki sterujcej ze zczem DATA
pytki przetwornika ADC i pamici,
zcze OUT pytki wzmacniaczy wejciowych ze zczem IN moduu przetwornika ADCi pamici, JP3 na pytce
wzmacniaczy wejciowych z pinami 1
i 2 zcza JP3 logiki sterujcej. Zcze
JP1 pytki wzmacniaczy wejciowych
naley poczy z gniazdem BNC
jest to wejcie sygnau, a do JP2 naley doczy gniazdo do podczenia Rys. 7 Schemat montaowy logiki sterujcej
komputera z ukadem. Wszystkie z- Rys. 8 Schemat montaowy moduu pamici i
cza typu ARK su do podania napiprzetwornika ADC
cia zasilajcego poszczeglne bloki
ukadu. Niektre zwory na pytkach krzyuj
si naley je wykona kawakami przewodu
w izolacji.
W ukadzie modelowym bdnie dziaay podstawy czasu powyej 1ms. Okazao
si, e bezporednie wpicie wyjcia syntezy
DDS do wejcia komparatora powoduje zakcenia w generacji sygnau zegarowego dla
przetwornika i pamici FIFO. Problem mona
rozwiza, dodajc kondensator o pojemnoci
1nF pomidzy nk 13 (wyjcie zanegowane
komparatora) i 15 (wejcie ujemne komparatora). Mona take zmniejszy warto C4. Ten
dodatkowy kondensator wprowadzi niewielk histerez, przez co ukad zacz poprawnie
funkcjonowa. Pytka i schemat nie zawieraj
tego kondensatora i naley go zamontowa od
strony druku. Mona te sprbowa ograniczy pasmo linii taktujcej przetwornik ADC

Rys. 9 Schemat montaowy

wzmacniaczy wejciowych

E l e k t r o n i k a d l a Ws z y s t k i c h

Kwiecie 2008

19

Projekty AVT
np. za pomoc dobranego rezystora (zamiast
zwory czcej jeden z
przewodw zcza JP1
na pytce ADC), ktry
z pojemnoci wejciow ukadu przetwornika stumi wysze
czstotliwoci. Mona
take doczy kondensator o pojemnoci 100pF. W kadym
razie, najlepsze i najprostsze rozwizanie
to ten dodatkowy kondensator w obwodzie
syntezy DDS. Cao
Wykaz elementw
Logika sterujca
R1,R6 . . . . . . . . . . . . . . . . . . . . . 100: (SMD1206)
R2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27:
R3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470:
R4,R7-R11 . . . . . . . . . . . . . . . . . . . . . . . . . . . 4,7k:
R5 . . . . . . . . . . . . . . . . . . . . . . . 2,2k: (SMD1206)
C1,C2,C4,C6 . . . . . . . . . . . . . . . . . . . . . . . . . 100nF
C3,C5,C9 . . . . . . . . . . . . . . . . . . . . . . . . . 47PF/25V
C7,C8. . . . . . . . . . . . . . . . . . . . . 100nF (SMD1206)
IC1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . ATMEGA8
IC2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .AD9851
IC3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78L05
Q1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .BC307
Q2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .BC337
QG1 . . . . . . . . . . . . . . . . . . . . . . . kwarc 25,175MHz
X1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .ARK2
Podstawka DIP28
Modu przetwornika i pamici
R1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1k:
R2-R4. . . . . . . . . . . . . . . . . . . . . .15k: (SMD1206)
R5 . . . . . . . . . . . . . . . . . . . . . . . 51: (SMD1206)
C1,C2,C13 . . . . . . . . . . . . . . . . . . . . . . . . . . . 100nF
C3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220PF/16V
C4,C7,C10,C11 . . . . . . . . . . . . . . . . . . . . 47PF/25V
C5,C6,C8,C9 . . . . . . . . . . . . . . . 100nF (SMD1206)
C12 . . . . . . . . . . . . . . . . . . . . . . 470pF (SMD0805)
IC1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . LH5497U-25
IC2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78L05
IC3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .AD7821
L1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100PH

X1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .ARK2
Podstawka PLCC32
Podstawka DIP20
Wzmacniacz wejciowy
R1,R2 . . . . . . . . . . . . . . . . . . . . .100k: (SMD1206)
R3 . . . . . . . . . . . . . . . . . . . . . . . .15k: (SMD1206)
R4 . . . . . . . . . . . . . . . . . . . . . . .330k: (SMD0805)
R5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1k:
R6,R15 . . . . . . . . . . . . . . . . . . . .100k: (SMD0805)
R7 . . . . . . . . . . . . . . . . . . . . . . . .10k: (SMD0805)
R8 . . . . . . . . . . . . . . . . . . . . . . . 6,8k: (SMD1206)
R9 . . . . . . . . . . . . . . . . . . . . . . . .68k: (SMD1206)
R10,R11,R13 . . . . . . . . . . . . . . . .10k: (SMD0805)
R12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680:
R14 . . . . . . . . . . . . . . . . . . . . . .470k: (SMD0805)
C1,C5. . . . . . . . . . . . . . . . . . . . . . . 1PF (SMD1206)
C2,C9,C11,C13 . . . . . . . . . . . . . . . . . . . . . . . 100nF
C3,C10,C12,C14 . . . . . . . . . . . . . . . . . . . 47PF/25V
C4,C8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10pF
C6 . . . . . . . . . . . . . . . . . . . . . . . 100nF (SMD1206)
C7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22PF/25V
IC1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . ATTINY2313
IC2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .NE5532
IC3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . CD4066
IC4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78L05
T1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .BC237
T2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .BF245B
K1 . . . . . . . . . . . . . . . . . . . . . . . . . . . Przekanik 5V
X1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .ARK2
Podstawki DIP20,DIP16,DIP8
Zcze BNC na panel

Pytki drukowane z zaprogramowanym procesorem s dostpne

w sieci handlowej AVT jako kit szkolny AVT-2861.

20

naley zamkn w obudowie pomoc mog by

fotograe modelu.
Naley pamita, e w ukadzie wystpuje
napicie sieciowe 230V zasilajce transformator. Ukad nie jest odseparowany galwanicznie
od komputera naley mie to na uwadze, wykonujc specyczne pomiary. Na pewno NIE
WOLNO dokonywa bezporednich pomiarw napicia sieci 230V grozi to pojawieniem
si napicia 230V na obudowie komputera, co
moe spowodowa zagroenie dla ycia oraz
moe doprowadzi do uszkodzenia komputera!
Do uruchomienia oscyloskopu przyda si generator funkcyjny o czstotliwoci od okoo 1Hz
do 100kHz. Od biedy, mona wykorzysta generatory programowe, wykorzystujce kart dwikow komputera wad tego rozwizania jest
niewielka amplituda i ograniczona maksymalna
czstotliwo wyjciowa. Jeli wszystkie bloki
dziaaj bez zarzutu, mona poda na wejcie
sygna 1kHz o amplitudzie 1Vpp i sprawdzi, czy
program rysuje przebieg wejciowy. Jeli nie, naley sprawdzi przede wszystkim obecno sygnau taktujcego na 6 nce przetwornika ADC
oraz obecno sygnau wejciowego na nce 1.
Take warto sprawdzi, czy wystpuje komunikacja z PC-tem (nie zapominajc o poprawnym
ustawieniu fusw w mikroprocesorze oraz wyborze odpowiedniego portu COM w programie).
Jeli ukad nie dziaa mimo poprawnej komunikacji i taktowania, naley sprawdzi, czy zostay
wlutowane wszystkie zwory i czy wystpuj sygnay wiadczce o pracy pamici (np. obserwujc
stany logiczne na pinach FF i EF pamici FIFO).
Warto take sprawdzi, czy wszystkie nki obudowy pamici FIFO maj kontakt elektryczny z
podstawk. Ukad zmontowany poprawnie powinien dziaa od razu.
Jako sond mona zastosowa fabryczn sond
1:1 z przecznikiem x10. Naley tylko pamita,
aby skalibrowa sond w trybie x10 szczegy
zawarte s przewanie w instrukcji obsugi danej
sondy. Mona take sond 1:1 wykona samemu
z przewodu ekranowanego np. RG6U. Elektrod
gwn mona wykona np. z igy krawieckiej, a
mas sondy zrobi w formie krokodylka.

Rafa Stpie
rafals1@poczta.fm

Kwiecie 2008

E l e k t r o n i k a d l a Ws z y s t k i c h