Professional Documents
Culture Documents
p
O -Jo n
E -KC hT i Y
Zbuduj wasny
System-on-Chip
8051 w VHDL, cz 1
Popularno mikrokontrolerw
51 nie podlega dyskusji. Od lat
wzmacniaj j take dostpne w
bardzo wielu firmach tworzcych
IP corey - wirtualne wersje
tych mikrokontrolerw. Niestety,
korzystanie z IP corew nie jest
moliwe bez poniesienia do
wysokich kosztw zwizanych z
ich zakupem, std rozwizania
tego typu s stosowane gwnie
przez firmy przygotowujce
projekty wysokonakadowe.
Przynajmniej tak byo do dzi
Rekomendacje:
projekt polecamy wszystkim
Czytelnikom, ktrzy interesuj
si nowoczesnymi sposobami
konstruowania sprztu, a take
tym, ktrzy chc pozna w
praktyce nowoczesn technologi
System-on-Chip.
35
System-on-Chip
Czemu IP corey?
Wbrew pozorom IP corey nie maj za
zadanie uatwia ycia leniwym konstruktorom, lecz przyspieszy wdraanie projektw
do produkcji. Jak powiedzia Jim Sansbury
- jeden z zaoycieli firmy Altera - Kupujc
IP corey kupujesz czas, wic ich cena jest
usprawiedliwiona.
Moliwoci mikrokontrolera
Oregano MC8051
36
System-on-Chip
Tab. 1. Porwnanie liczby cykli zegarowych niezbdnych do wykonania standardowych rozkazw z listy 8051
Instrukcja
ACALL
ADD_A_RR
ADD_A_D
ADD_A_ATRI
ADD_A_DATA
ADDC_A_RR
ADDC_A_D
ADDC_A_ATRI
ADDC_A_DATA
AJMP
ANL_A_RR
ANL_A_D
ANL_A_ATRI
ANL_A_DATA
ANL_D_A
ANL_D_DATA
ANL_C_BIT
ANL_C_NBIT
CJNE_A_D
CJNE_A_DATA
CJNE_RR_DATA
CJNE_ATRI_DATA
CLR_A
CLR_C
CLR_BIT
CPL_A
CPL_C
CPL_BIT
DA_A
DEC_A
DEC_RR
DEC_D
DEC_ATRI
DIV_AB
DJNZ_RR
DJNZ_D
INC_A
INC_RR
INC_D
INC_ATRI
INC_DPTR
JB
JBC
JC
JMP_A_DPTR
JNB
JNC
JNZ
JZ
LCALL
LJMP
MOV_A_RR
MOV_A_D
MOV_A_ATRI
MOV_A_DATA
MOV_RR_A
MOV_RR_D
MOV_RR_DATA
MOV_D_A
MOV_D_RR
MOV_D_D
MOV_D_ATRI
MOV_D_DATA
MOV_ATRI_A
MOV_ATRI_D
MOV_ATRI_DATA
MOVC_A_ATDPTR
MOVC_A_ATPC
MOVX_A_ATRI
MOVX_A_ATDPTR
MOVX_ATRI_A
MOVX_ATDPTR_A
MOV_C_BIT
MOV_BIT_C
MOV_DPTR_DATA
MUL_AB
NOP
ORL_A_RR
ORL_A_D
ORL_A_ATRI
ORL_A_DATA
ORL_D_A
ORL_D_DATA
ORL_C_BIT
ORL_C_NBIT
POP
PUSH
RET
RETI
RL_A
RLC_A
RR_A
RRC_A
SETB_C
SETB_BIT
SJMP
SUBB_A_RR
SUBB_A_D
SUBB_A_ATRI
SUBB_A_DATA
SWAP_A
XCH_A_RR
XCH_A_D
XCH_A_ATRI
XCHD_A_ATRI
XRL_A_RR
XRL_A_D
XRL_A_ATRI
XRL_A_DATA
XRL_D_A
XRL_D_DATA
MC8051
2
2
3
2
2
2
3
2
2
2
2
3
2
2
3
3
3
3
3
3
3
3
1
1
2
1
1
3
1
1
2
3
2
3
2
3
1
2
3
2
4
3
3
2
1
3
2
2
2
3
3
2
3
2
2
1
3
2
2
2
3
2
3
1
3
2
2
2
2
2
1
1
3
2
3
3
1
2
3
2
2
3
3
3
3
2
3
3
3
1
1
1
1
1
2
2
2
3
2
2
1
3
4
3
3
2
3
2
2
3
3
37
System-on-Chip
nia samodzielne skompilowanie projektu. Z tego
powodu na CD-EP3/2005B
umiecimy kompletny proumie
jekt przygotowany dla Quartusa II i uk
ukadw Cyclone firmy Altera.
Platformy
uruchomieniowe
wyposaono w programowo wczane rezystory oraz przerzutniki bus-hold, ktre zapewniaj utrzymanie
poprawnych stanw logicznych na
wszystkich wejciach.
M i k r o ko n t r o l e r M C 8 0 5 1 j e s t
przystosowany do wsppracy z zewntrzn pamici programu lub
pamici ROM zaimplementowan w ukadzie FPGA. Maksymalna
przestrze adresowa pamici programu wynosi 64 kB, a c cakowita
pojemno pamici SRAM (cznie
z SFR) - 256 bajtw. W przypadku takiej koniecznoci, mona take
wyposay mikrokontroler z blok
dodatkowej pamici SRAM do przechowywania danych, ktrej maksymalna pojemno wynosi 64 kB.
W przypadku implementacji tej
pamici wewntrz ukadu FPGA
konieczne jest wykorzystanie specyficznych (dla danej architektury)
mechanizmw i narzdzi programowych, ktre zapewniaj opty-
38
Dystrybucja