LABORATORIO DE

MICROELECTRNICA

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Horario: Lunes 4 a 6 pm

Prof.: Alarcn Matuti

2016 II

UNIVERSIDAD NACIONAL MAYOR DE SAN

MARCOS
Universidad Del Per, Decana De Amrica
FACULTAD DE INGENIERA ELECTRNICA

MICROELECTRNICA
 LABORATORIO N 2

RESUMEN: Siguiendo con la experiencia de los layouts, se conocer y diseara circuitos

CMOS estticos y dinmicos.

Objetivo

Adquirir conocimientos sobre diseo de los layouts en tecnologa CMOS esttico y dinmicos.

I Procedimiento

Se eligieron las preguntas pares, es decir, las preguntas 2, 4, 6 y 8.

2) Disear usando tecnologa CMOS esttico.

Y =d .(a+b+c )

Solucin:

I Se desarrolla la tabla:

ab
00 01 11 10
0 0 0 0 00
0 1 1 1 01 cd
1 1 1 1 11
0 0 0 0 10

II Se implementa el circuito:
Explicacin:

Como primer paso se debe desarrollar la tabla de valores (I).

Luego los valores de 1 lgico se representan por los transistores pMOS y los 0
lgicos se representan por los transistores nMOS. Todo esto se debe al diseo por
puertas de paso.

Y =d .(a+b+c )

Y =noY =d + a . b . c

Como dato final se oberva que se trabajan con los valores inversos (o no), ya que, las
ecuaciones no concuerdan con los datos que queremos.

Verificar:
 4) Disear usando tecnologa CMOS dinmico.
.
F( X 1, X 2, X 3, X 4)= X 1. X 2. X 3. X 4

Solucin:

I Se desarrolla la tabla:

ab
00 01 11 10
1 1 1 1 00
1 1 1 1 01 cd
1 1 0 1 11
1 1 1 1 10

I. Se implementa el circuito:

F= X 1+ X 2+ X 3+ X 4

F=X 1. X 2. X 3. X 4
6) Disear en cascada la funcin G mediante la funcin F, usando el estilo DINAMICO
CMOS DOMINO.

G(X1,x2,X3)= F xor X3 F(X1,X2)= X1 xor X2

X1 X2 F
0 0 0

0 1 1
1 0 1
1 1 0
Como se observa en la tabla la salida se conecta a tierra cuando ambas entradas son iguales.
Como se debe cumplir que ambas entradas deben ser iguales, se conectan en serie los
transistores nMOS. Adems sern dos ramas, una para cuando sean las entradas igual a 1 y
otra para cuando sean iguales a 0.

Para la implementacin del rbol nMOS se utilizara el siguiente esquema:

Se muestra el layout:

En la figura los dos primeros transistores son los que se conectan a la seal de reloj (PHI).
Los cuatro siguientes son los del rbol que se mostraron en el esquema donde se conectan
X1 y X2. El quinto es un inversor a donde se conecta la seal de salida F. Luego el bloque
se repite, donde las entradas sern F y X3. Finalmente en la parte de derecha se encuentra la
salida G.

SIMULACIN DEL LAYOUT:

8) compruebe la pbtencion del layout mostrado mediante los grafos de
Euler.

El esquema es el siguiente:
 Q1
clock1 PMOSFET

Q3
Q2
clock2 PMOSFET
clock3
PMOSFET

Q4

clock4
PMOSFET

OUT
Q5

Q6 clock2
clock1 NMOSFET
NMOSFET

Q8
Q7
NMOSFET

clock3 clock4
NMOSFET

Y la funcin lgica es:

1( clock
Y = clock 2+ clock
3 . clock
4)

SIMULACION:
PREGUNTAS OBLIGATORIAS

9) En el circuito de la figura y la tabla se define una lgica ternaria (tres

niveles de voltaje): GND (DATA0), Vdd/2 (NULL), Vdd (DATA1).

El voltaje ternario en la entrada (in), es codificada en DOS bits mediante los

circuitos Detec0 y Detec1. A partir del cual se puede implementar puertas
lgicas que tendrn DOS salidas representando el equivalente en lgica
dada en la tabla.

Analizar el funcionamiento de los circuitos y disear la implementacin en

lgica ternaria de una puerta AND de 02 entradas ternarias (Ain y Bin).

Solucin:

La lgica ternaria para la puerta AND es la siguiente:

(Ain) AND
Ain Bin
(Bin)
DATA0 X DATA0
X DATA0 DATA0
NULL NULL NULL
DATA1 NULL NULL
NULL DATA1 NULL
DATA1 DATA1 DATA1

Para la implementacin del circuito primero se proceder con los

detectores, uno para la entrada Ain y otro para el Bin. Estos detectores
sern como se muestra en la figura anterior. Luego se diseara la puerta
AND segn la lgica mostrada en la tabla anterior mediante Karnough.

De la tabla anterior:

Ain Bin AND

OUT0 OUT1 OUT0 OUT1 F0 F1
0 0 0 0 0 0
0 0 0 1 0 1
0 0 1 0 X X
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 1 0 1
0 1 1 0 X X
0 1 1 1 1 1
1 0 0 0 X X
1 0 0 1 X X
1 0 1 0 X X
1 0 1 1 X X
1 1 0 0 1 1
1 1 0 1 1 1
1 1 1 0 x X
1 1 1 1 1 1

Los casos 10 en los detectores no son permitidos segn la tabla. Mediante

karnough obtenemos:

. C
F 0=A +C= A

F 1= A+ B+C + D= A . C . D
.B

Esquema en transistores parar F0:

 Q9
PMOSFET

Q13
PMOSFET
Q10
PMOSFET

Q12 Q14
NMOSFET

Q11
NMOSFET

NMOSFET

De forma similar es el esquema para F1, pero con cuatro entradas.

LAYOUT:

Para la simulacin se us una onda senoidal para obtener los tres niveles.
Solo para efecto de simulacin y comprobar el funcionamiento del circuito.