Laboratorio 1: Informe Previo Completo Ciclo: 2016 - II

Alumno: Rubn Daro Castro Senz - 08190151

Curso: Microelectrnica Laboratorio
Trabajo: Informe Previo Laboratorio 1
Profesor: Ing. Rubn Alarcn Matutti
Horario: Lunes 4pm 6 pm
Fecha: Domingo 11 de Septiembre del 2016

I. Solucin del Informe:

1. Presentar en Laboratorio el Layout del Inversor realizado por usted, considerar para el layout el
esquema de la Figura A y la Figura B del diagrama de barras Stick. Tratar de conseguir un layout
de dimensiones mnimas. Mostrar y describir las vistas de corte 2D y 3D.

i. El Layout del Inversor realizado es el siguiente:

ii. La vista en corte en 2D es:

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iii. La vista en corte en 3D es:

- Se puede observar tanto en la muestra en 2D como en la de 3D la estructura del inversor, en l se

puede ver como se posiciona los respectivos sustratos junto al polysilicio y contactos metlicos
sobre los cuales se polariza Vdd y Vss, lo mismo se observa la porcin de polysilicio que unifica
ambos canales y en donde se inyecta la seal de prueba en el canal para poder obtener la salida del
elemento en el contacto metlico en la salida.

2. Para el Layout del Inversor hallar la frecuencia mxima de operacin y el rea ocupada del
Layout.

i. La frecuencia mxima de operacin ser:

- Como se puede observar el tiempo de respuesta en la Salida para que la seal decaiga de 1 a 0 es
7ps y el tiempo de respuesta para que la seal cambie de 0 a 1 es 14ps; por lo tanto la seal de
entrada debe tener un periodo mnimo de 2x(14ps) = 28ps lo que ocasiona que la frecuencia
mxima en la entrada sea 35.7 GHz.

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ii. El rea ocupada del Layout ser:

- Como se puede observar la altura es 26 y el ancho es 58, por lo tanto el rea ser 1508 (), es
igual a 0.125m, entonces rea = 23.56(m)

3. Para el Layout del Inversor extraer la descripcin CIR(Spice) y la descripcin CIF del inversor, en
cada caso establecer las reglas principales de sintaxis y describir sus contenidos.

i. En base al archivo cir y usando la vista del Layout del inversor, mediante lineas
punteadas indique las dimensiones L,W, identifique las capacidades parsitas hacia GND
desde los nodos (G,D,S) y sus valores respectivos.

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- Se puede observar de acuerdo a la informacin del archivo que las dimensiones del polisilicio es de
Ancho de 0.25um y el largo es de 1um, tanto para el que se encuentra sobre el transistor P y el
transistor N.

- La capacitancia parsita en la Salida es igual a 1.317fF y la capacitancia parsita en la entrada del

Canal es 0.143fF, las otras capacitancias parsitas que afectan la respuesta del sistema son 2.311fF
y 0.612fF.

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ii. En base al archivo cif y usando la vista del Layout de su inversor, mediante lineas
punteadas identifique los valores de coordenadas (X,Y) que definan las capas de
polisilicio, difusiones, contactos y metal.

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4. Presentar el Layout de la puerta NAND, hacer su diagrama de barras Stick, tratar de conseguir un
Layout de dimensiones mnimas. Mostrar y describir las vistas de corte 2D y 3D.

- El diagrama de barras Stick:

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- El Layout de la puerta NAND:

- Las simulacin para corrobar el funcionamiento es:

- Las dimensiones del Layout es:

Para el rea de diseo se tiene, el Ancho es 92 y el Alto es 62 , luego el rea es (5704)x

que da como resultado 89.125(um).

- El corte en 2D:
El corte de los Transistores Nmos:

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El corte de los Transistores Pmos:

- El corte en 3D:

- Se puede observar tanto en la muestra en 2D como en la de 3D la estructura de la compuerta

NAND, en l se puede ver como se posiciona los respectivos sustratos junto al polysilicio y
contactos metlicos sobre los cuales se polariza Vdd y Vss, lo mismo se observa la porcin de
polysilicio que unifica ambos canales del Transistor Nmos y Pmos que muestran la entrada A, se
observa la porcin de polysilicio que unifica ambos canales del Transistor Nmos y Pmos que
muestran la entrada B y en donde se inyectan las seales de prueba en los canales para poder
obtener la salida del elemento en el contacto metlico en la salida.

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5. Para circuitos digitales MOS mostrados en la figura 1,2,3. Analizar y determinar funcin lgica de
salida de los circuitos. Presentar el Layout de uno de ellos y corrobar su funcin lgica mediante
simulacin, medir el rea del Layout y hallar la frecuencia mxima de operacin.

- Analizando la Figura N1:

- Determinamos la funcin lgica de la salida:

S ln1 ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0

- Mapa de karnaugh

Sln1
00 01 11 10
0 1 1 0 1
ln2
1 0 0 0 1

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- El Layout del circuito es:

- La Simulacin del circuito es:

Para S = 0 => Vsal = NOT(I2)

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Para S = 1 => Vsal = NOT(I1)

- El rea del diseo es:

Para el rea de diseo se tiene, el Ancho es 77 y el Alto es 67 , luego el rea es (5159)x

que da como resultado 80.61(um).

- La frecuencia mxima es:

El retardo de propagacin mximo para la salida al cambiar de 0 a 1 es 480ps y el retardo de

propagacin mximo para la salida al cambiar de 1 a 0 es 13ps, luego la frecuencia mxima es
1/(2*480ps) = 1.04 GHz.

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- Analizando la Figura 2 :

Como se observa en el circuito hay puertas de paso cuya habilitacin o deshabilitacin

dependen del estado de x e y, estas puertas de paso se encuentran en grupos de 2 en serie por
lo tanto se pueden representar como si fueran funciones AND, al estar habilitadas estas 2
puertas en serie la salida F toma el valor de Z1, Z2, Z3 o Z4 dependiendo del estado de las
entradas habilitadoras x e y, por lo tanto todo este circuito funciona como un multiplexor 4:1.

Se puede establecer las siguientes correspondencias:

x y F
0 0 Z4
0 1 Z3
1 0 Z2
1 1 Z1

El sistema se puede representar como :

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- Analizando la Figura 3:

Como se puede observar en el diseo sobresale las puertas de paso P1 y P2, se analizar el
comportamiento del sistema a continuacin :

Si CLK = 1 => La puerta de paso P1 est habilitado y la puerta de paso P2 se encuentra

deshabilitado por lo lanto la salida que se obtiene son las siguientes:

Si CLK = 0 => La puerta de paso P1 est deshabilitado y la puerta de paso P2 se encuentra

habilitado por lo lanto la salida que se obtiene son las siguientes:

Por lo tanto el circuito tiene capacidad de retener el valor que estaba en la entrada D cuando
el CLK = 1 por ello el circuito es un Latch tipo D.

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