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Laboratorio de

Microelectrnica
Profesor: Ingeniero Alarcon Matutti

Tema: Microwind
Fecha de realizacin: 11 de abril
Grupo: Martes de 16-18 horas
Fecha de presentacin: 25 de abril

Johann Pollera Pollera


08190074
FACULTAD DE INGIENERIA ELECTRONICA
1. Presentar en Laboratorio el Layout del Inversor realizado por usted,
considerar para el layout el esquema de la Figura A y la Figura B del
diagrama de barras Stick. Tratar de conseguir un layout de
dimensiones mnimas. Mostrar y describir las vistas de corte 2D y 3D.
a) La vista en corte en 2D es:

b) La vista en corte en 3D es:


- Se puede observar tanto en la muestra en 2D como en la de 3D la estructura
del inversor, en l se puede ver como se posiciona los respectivos sustratos
junto al polysilicio y contactos metlicos sobre los cuales se polariza Vdd y Vss,
lo mismo se observa la porcin de polysilicio que unifica ambos canales y en
donde se inyecta la seal de prueba en el canal para poder obtener la salida del
elemento en el contacto metlico en la salida.

2. Para el Layout del Inversor hallar la frecuencia mxima de


operacin y el rea ocupada del
Layout.

a) Para hallar la frecuencia mxima primero lo simulamos

- el tiempo de bajada es de 6 ps y el tiempo de subida es 15 ps


Hallamos la frecuencia mxima que seria
1 1
f max= = =66,667 GHz
tp max 15.1012

b) Las dimensiones mnimas que pude hallar son las siguientes

rea
23x54=1242(),
Transformando al valor de landa es igual a 0.125m
23x0.125=2,875
54x0.125=6.75
El rea seria 6.75x2.875=19,40625(m)
3. Para el Layout del Inversor extraer la descripcin CIR(Spice) y la
descripcin CIF del inversor, en cada caso establecer las reglas principales de
sintaxis y describir sus contenidos.

a) En base al archivo cir y usando la vista del Layout del inversor,


mediante lineas punteadas indique las dimensiones L,W, identifque las
capacidades parsitas hacia GND desde los nodos (G,D,S) y sus valores
respectivos.

Las medidas de los transistores son las siguientes

TN W= 0.75U L= 0.25U
TP W= 0.75U L= 0.25U
C2 1 0 1.477fF
C3 1 0 0.573fF
C4 4 0 0.958fF
C6 6 0 0.163fF
b) En base al archivo cif y usando la vista del Layout de su inversor,
mediante lineas punteadas identifque los valores de coordenadas (X,Y)
que definan las capas de polisilicio, difusiones, contactos y metal.

DS 1 1 1;
9 topcell;
L 1;
P 2625,20625 4875,20625 4875,24125 2625,24125;
L 19;
P 3600,18100 3900,18100 3900,18400 3600,18400;
P 3600,19350 3900,19350 3900,19650 3600,19650;
P 3600,22850 3900,22850 3900,23150 3600,23150;
P 3600,21600 3900,21600 3900,21900 3600,21900;
L 13;
P 2250,19000 2500,19000 2500,20250 2250,20250;
P 2000,20250 2500,20250 2500,20625 2000,20625;
P 2250,18750 4500,18750 4500,19000 2250,19000;
P 2250,20625 2500,20625 2500,22125 2250,22125;
P 2250,22125 4625,22125 4625,22375 2250,22375;
L 23;
P 3375,19125 4125,19125 4125,22125 3375,22125;
P 3375,17625 4125,17625 4125,18625 3375,18625;
P 3375,22625 4125,22625 4125,24375 3375,24375;
L 2;
P 3375,17875 4125,17875 4125,18750 3375,18750;
P 3375,18750 4125,18750 4125,19000 3375,19000;
P 3375,19000 4125,19000 4125,19875 3375,19875;
P 3375,22375 4125,22375 4125,23375 3375,23375;
P 3375,21375 4125,21375 4125,22125 3375,22125;
P 3375,22125 4125,22125 4125,22375 3375,22375;
L 16;
P 3125,17625 4375,17625 4375,19000 3125,19000;
P 3125,18500 4375,18500 4375,19250 3125,19250;
P 3125,18750 4375,18750 4375,20125 3125,20125;
L 17;
P 3125,22125 4375,22125 4375,23625 3125,23625;
P 3125,21125 4375,21125 4375,22375 3125,22375;
P 3125,21875 4375,21875 4375,22625 3125,22625;
L 60;
94 Vdd 4750,23625;
94 Vdd 3875,24250;
94 Vss 3875,17750;
94 input 2125,20375;
94 output 4000,20375;
DF;
C 1;
E

4. Presentar el Layout de la puerta NAND, hacer su diagrama de barras Stick,


tratar de conseguir un
Layout de dimensiones mnimas. Mostrar y describir las vistas de corte
2D y 3D.

- El diagrama de barras Stick:


- El Layout de la puerta NAND:
- Las dimensiones del Layout es:

Para el rea de diseo se tiene, el Ancho es 38 y el Alto es 45 , luego el


rea es 1710 x
Que da como resultado 26.71857 (um).
- El corte en 2D:
El corte de los Transistores Nmos:

El corte de los Transistores Pmos:


- El corte en 3D:

- Se puede observar tanto en la muestra en 2D como en la de 3D la


estructura de la compuerta NAND, en l se puede ver como se posiciona
los respectivos sustratos junto al polysilicio y contactos metlicos sobre los
cuales se polariza Vdd y Vss, lo mismo se observa la porcin de polysilicio que
unifica ambos canales del Transistor Nmos y Pmos que muestran la entrada A,
se observa la porcin de polysilicio que unifica ambos canales del
Transistor Nmos y Pmos que muestran la entrada B y en donde se inyectan
las seales de prueba en los canales para poder obtener la salida del elemento
en el contacto metlico en la salida.

5. Para circuitos digitales MOS mostrados en la figura 1,2,3. Analizar y


determinar funcin lgica de salida de los circuitos. Presentar el
Layout de uno de ellos y corrobar su funcin lgica me diante
simulacin, medir el rea del Layout y hallar la frecuencia mxima de
operacin.

- Analizando la Figura N1:


- Determinamos la funcin lgica de la salida:

S ln1 ln2 F

0 0 0 1

0 0 1 0

0 1 0 1

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 0

1 1 1 0

- Mapa de karnaugh

Sln
1
00 01 11 10
0 1 1 0 1
ln
1 0 0 0 1
2
- El Layout del circuito es:

- El rea del diseo es:


Para el rea de diseo se tiene, el Ancho es 86 y el Alto es 78 , luego el
rea es 6708
que da como resultado 104.8125(um).

- La frecuencia mxima es:


Cuando s=1
El retardo de propagacin mximo para la salida al cambiar de 0 a 1 es
31ps y el retardo de propagacin mximo para la salida al cambiar de 1 a 0
es 14ps, luego la frecuencia mxima es
1/31ps = 32,258 GHz

- Cuando s=0
El retardo de propagacin mximo para la salida al cambiar de 0 a 1 es 854 ps
y el retardo de propagacin mximo para la salida al cambiar de 1 a 0 es
40ps, luego la frecuencia mxima es
1/854 ps = 1,171 GHz
La frecuencia mxima podra ser 1,171 GHz

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