IP02MICROE

UNIVERSIDAD NACIONAL MAYOR DE
SAN MARCOS
(Universidad del Per, Decana de Amrica)
FACULTAD DE INGENIERIA ELECTRNICA, ELCTRICA
Y DE TELECOMUNICACIONES
CURSO : MICROELECTRNICA
TEMA : INFORME PREVIO DE LABORATORIO N02
INTEGRANTES :
PROFESOR : ING. RUBEN ALARCON MATUTTI
HORARIO : MARTES 14:00 16:00
Ciudad Universitaria, 19 de Mayo del 2015.
INFORME PREVIO DE LABORATORIO N 02:

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
Facultad de Ingeniera Electrnica, Elctrica y Telecomunicaciones
1. Disear un sumador completo de un bit usando el estilo puertas de paso

(entradas: A,B,C salidas: SUMA y ACARREO)
Las tablas de Verdad que obedecen la lgica que contiene un Full Adder de 1 bit se
puede resumir en la siguiente Tabla de Verdad:
A B Ci Cout S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Las cuales obedecen a las siguientes ecuaciones booleanas, que describen el

comportamiento binario tanto de la suma como del carry de salida con respecto a los
sumandos y al carry de entrada, de esta manera:
Cout= AB +C ( A B+ AB
)
(A
S=Ci B+ AB
) +Ci( A
B+
A . B)
Estos a su vez estn siendo modelados elctricamente mediante el uso de puertas de

paso, de la siguiente manera:
Realizamos a continuacin un layout a Full Custom del circuito anterior, haciendo
lo posible por abarcar la menor rea posible dentro de la oblea de silicio a fabricar,
de esta manera:
Despus vimos que se cumplen tranquilamente las Reglas Lambda, adems se

realiz la simulacin mediante las grficas de tiempo, las cuales cumplan con la
lgica predicha aunque se notan pequeos transitorios irregulares, as:
Es a partir de ellas que se consigue estimar una frecuencia mxima de operacin de

8.77 GHz que se obtiene a partir de la inversa del mximo retardo existente, en
nuestro caso de 114 pseg.
2. Disear la funcin dada usando el estilo CMOS esttico complementario:

Y =( A . B )+( A . C . E)
Vemos que la lgica necesaria ya pedida en el enunciado nos indica la presencia de

dos rboles PDN y PUN que se pueden observar tpicamente en el estilo CMOS
esttico complementario, mejor dicho tal y como lo describe la siguiente figura:
Recordemos que todo el circuito anterior se puede analizar mediante un Diagrama

Stick para poder observar las conexiones necesarias dentro de la oblea de silicio, as:
Pudimos aplicar en Microwind en el siguiente Layout hecho a full custom:

2
El rea del chip es aproximadamente de 11730 m se pudo reducir lo mejor
posible gracias a los grafos de Euler que aqu adjuntamos:
La simulacin realizada a una frecuencia adecuada nos arroja la lgica propuesta

anteriormente, cosa que podemos verificar satisfactoriamente en el siguiente diagrama
de tiempos:
En la simulacin se puede observar que el mximo retardo es de 37 pseg lo que

implica que el retardo mximo es de 27.027 GHz.
3. Disear F, usando el estilo DCVSL DINMICO.
F=ABC + ACD
Para poder implementar un circuito lgico que use el estilo DCVSL Dinmico
debemos tener en cuenta la Tabla de Verdad que origina dicha ecuacin booleana,
veamos:
A C D B F
0 X X X 0
1 0 X X 0
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Por ende podemos deducir la circuitera tpica de este estilo, el circuito a implementar
sera este:
Finalmente implementamos el Layout en Microwind a full custom:
SIMULACION DEL LAYOUT

La frecuencia mxima va dada por el phi tpico de los circuitos con lgica dinmica,
este valor da como caracterstica al circuito una frecuencia mxima 2 GHz y la
mnima es de 1GHz.
4. En los circuitos mostrados, las dimensiones W/L se dan en micras. Mediante su

curva de transferencia, determinar los parmetros y explicar su significado: VIH,
VIL, VT, VOH, VIL, VM para cada circuito dado.
Bueno para poder ser ms didcticos en la resolucin de ambos Layouts decidimos

dividir ambos circuitos en 2 archivos .msk, veamos el Layout realizado con respecto
al primer circuito:
Este Layout usa las especificaciones W/L ya indicadas en la gua para ambos
transistores pero veamos cmo es la curva caracterstica del transistor M1:
Ahora la curva caracterstica del transistor M2:

La Funcin de Transferencia del circuito ya diseado:
De esta grafica podemos deducir que este primer circuito tiene como caractersticas
elctricas tpicas de su funcionamiento lgico:
VIH = 1.36 V este valor indica que es el valor mnimo de voltaje que el circuito
reconoce como 1 binario en su entrada.
VIL = 0.475 V este valor indica que es el valor mximo de voltaje que el
circuito reconoce como 0 binario en su entrada.
VT = 0.45 V este valor indica que es el valor mnimo de voltaje que el circuito
necesita para poder encender sus transistores, este vara segn la red PDN o
PUN pero nuestro circuito es puramente NMOS por ende el voltaje es positivo
y nico.
VOH = 2.02 V este valor indica que es el valor mnimo de voltaje que el circuito
arroja como 1 binario en la salida.
VOL = 0.41 V este valor indica que es el valor mximo de voltaje que el
circuito arroja como 0 binario en la salida.
VM = 1.19 V este valor indica que es el valor mnimo de voltaje que el circuito
indica para realizar la conmutacin, es aqu en donde la entrada es igual a la
entrada pero una variacin en la entrada har que el circuito conmute.
Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

tiempos:
Segn la figura la frecuencia mxima de operacin est ligado al mximo retardo que
se halle, en este caso es de 8 pseg lo que corresponde a 125 GHz.
Veamos el Layout realizado con respecto al segundo circuito:

Este Layout usa las especificaciones W/L ya indicadas en la gua para ambos
transistores pero veamos cmo es la curva caracterstica del transistor M3:
Ahora la curva caracterstica del transistor M4:

La Funcin de Transferencia del circuito ya diseado:
De esta grafica podemos deducir que este primer circuito tiene como caractersticas
elctricas tpicas de su funcionamiento lgico:
VIH = 1.358 V este valor indica que es el valor mnimo de voltaje que el
VIL = 1.038 V este valor indica que es el valor mximo de voltaje que el
VT = 0.45 V (NMOS) y -2.05 V (PMOS) este valor indica que es el valor
mnimo de voltaje que el circuito necesita para poder encender sus transistores,
este vara segn la red PDN o PUN tal como fehacientemente lo declaran los
valores ya indicados.
VOH = 2.25 V este valor indica que es el valor mnimo de voltaje que el circuito
arroja como 1 binario en la salida.
VOL = 0.25 V este valor indica que es el valor mximo de voltaje que el
circuito arroja como 0 binario en la salida.
VM = 1.205 V este valor indica que es el valor mnimo de voltaje que el
circuito indica para realizar la conmutacin, es aqu en donde la entrada es
igual a la entrada pero una variacin en la entrada har que el circuito
conmute.
Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

tiempos:
Segn la figura la frecuencia mxima de operacin est ligado al mximo retardo que
se halle, en este caso es de 12 pseg lo que corresponde a 83.33 GHz.
5. En los circuitos de la figura y la tabla se define una lgica ternaria (tres niveles
de voltaje): GND (DATA0), Vdd/2 (NULL) y Vdd (DATA1).
El voltaje en la entrada (Vin), es codificada en DOS bits mediante los circuitos
Detec0 y Detec1. A partir del cual se puede implementar puertas lgicas que
tendrn DOS salidas que representan esta lgica ternaria.
Analizar el funcionamiento de los circuitos y disear la implementacin de
puertas bsicas (en lgica ternaria) NOT, AND, OR.
Hacer el layout correspondiente en la tecnologa de 0.25 micras, considerar para
los transistores MOS con las dimensiones W/L adecuadas. Verificar su
funcionamiento mediante la simulacin.
Input Detect0 output Detect1 output

Gnd or DATA0 1 1
1/2Vdd or NULL 0 1
Vdd or DATA1 0 0
Para poder resolver debemos tratar de codificar la lgica ternaria hacia la lgica
binaria para ello debemos tener en cuenta los circuitos indicados lneas arriba, para
ello hagamos el respectivo LAYOUT a full custom, de esta manera:
La simulacin respectiva nos indica que nuestros circuitos estn decodificando

adecuadamente, esto lo podemos confirmar en la siguiente figura:
A continuacin se muestra la tabla de lgica ternaria o trivalente de las puertas

lgicas principales:
A B A OR B A AND B NOT A
Verdadero Verdadero Verdadero Verdadero Falso
Verdadero Desconocido Verdadero Desconocido Falso
Verdadero Falso Verdadero Falso Falso
Desconocido Verdadero Verdadero Desconocido Desconocido
Desconocido Desconocido Desconocido Desconocido Desconocido
Desconocido Falso Desconocido Falso Desconocido
Falso Verdadero Verdadero Falso Verdadero
Falso Desconocido Desconocido Falso Verdadero
Falso Falso Falso Falso Verdadero
En esta tabla, el valor Desconocido puede entenderse metafricamente como una caja
cerrada que tanto puede contener un Verdadero como un Falso. No existe la posibilidad de
que un Desconocido contenga la posibilidad de Verdadero o Falso. Sin embargo, algunas
operaciones que involucren a un Desconocido pueden dar un resultado no ambiguo. Por
ejemplo, ya que Verdadero o Verdadero es Verdadero, y que Verdadero o Falso tambin
es Verdadero, es posible inferir que Verdadero o Desconocido tambin es Verdadero.
DISEO DE NOT_A PARA UNA ENTRADA TERNARIA:

Para ello nos basamos en el cuadro lgico ternario que se muestra:
INT NOT_INT
Verdadero Falso
Desconocido Desconocido
Falso Verdadero
A continuacin el diseo del circuito:

PMOSFET
NOT
NMOSFET
DETEC_0
NOT_INT
XOR
1
3 PMOSFET
2
INT
DETEC_1
AND
NMOSFET
DISEO DE NOT_A PARA UNA ENTRADAS TERNARIA:

Veamos el comportamiento de las formas de onda:
Podemos ver que si se cumple con la lgica ternaria.
DISEO DE A OR B PARA DOS ENTRADAS TERNARIA:

Podemos ver que si se cumple con la lgica ternaria y adems la frecuencia mxima de
operacin de este circuito es 1.5576 GHz.
DISEO DE A AND B PARA DOS ENTRADAS TERNARIA:

Podemos ver que si se cumple con la lgica ternaria y adems la frecuencia mxima de
operacin de este circuito es 805.15 MHz.
6. El circuito de la figura es un multiplicador de frecuencia. Si a la entrada se tiene

una seal de reloj de frecuencia f, la salida ser 2f. Las dimensiones W/L de los
transistores y la longitud de la lnea de retardo debe ser implementada de forma
adecuada para su funcionamiento. Se pide disear el circuito, hacer el LAYOUT
y verificar la simulacin.
Para poder darnos una idea ms ordenada de la solucin al problema que se nos pide
debemos recordar que el circuito a implementar bsicamente de dos etapas, la primera
etapa debe encargarse de retardar la seal de entrada, veamos los diagramas Stick
empleados:
Para la etapa del XOR y su respectivo Grafo de Euler.
Para la etapa de los inversores que sern capaces de dar el retardo necesario.
Finalmente vemos la implementacin en Microwind a Full Custom pero an muchas

cosas que se necesitan mejorar:
Finalmente el Diagrama de Tiempos que arroja el circuito como frecuencia mxima de

operacin a 491 MHz.
Podemos ver que el circuito que se ha desarrollado de manera adecuada pero el

retardo que se logro fue de 791pseg y 783pseg de los cuales debemos tomar la inversa
del retardo mximo lo cual nos arroja 1.26 GHz como maxima frecuencia de
operacin de nuestro circuito multiplicador de frecuencia.

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TEMA : INFORME PREVIO DE LABORATORIO N02

HORARIO : MARTES 14:00 16:00

Ciudad Universitaria, 19 de Mayo del 2015.

INFORME PREVIO DE LABORATORIO N 02:

1. Disear un sumador completo de un bit usando el estilo puertas de paso

Las cuales obedecen a las siguientes ecuaciones booleanas, que describen el

Estos a su vez estn siendo modelados elctricamente mediante el uso de puertas de

Despus vimos que se cumplen tranquilamente las Reglas Lambda, adems se

Es a partir de ellas que se consigue estimar una frecuencia mxima de operacin de

2. Disear la funcin dada usando el estilo CMOS esttico complementario:

Vemos que la lgica necesaria ya pedida en el enunciado nos indica la presencia de

Recordemos que todo el circuito anterior se puede analizar mediante un Diagrama

Pudimos aplicar en Microwind en el siguiente Layout hecho a full custom:

La simulacin realizada a una frecuencia adecuada nos arroja la lgica propuesta

En la simulacin se puede observar que el mximo retardo es de 37 pseg lo que

3. Disear F, usando el estilo DCVSL DINMICO.

Finalmente implementamos el Layout en Microwind a full custom:

SIMULACION DEL LAYOUT

4. En los circuitos mostrados, las dimensiones W/L se dan en micras. Mediante su

Bueno para poder ser ms didcticos en la resolucin de ambos Layouts decidimos

Ahora la curva caracterstica del transistor M2:

La Funcin de Transferencia del circuito ya diseado:

Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

Veamos el Layout realizado con respecto al segundo circuito:

Ahora la curva caracterstica del transistor M4:

La Funcin de Transferencia del circuito ya diseado:

Finalmente hallamos la frecuencia mxima de operacin en el respectivo diagrama de

Input Detect0 output Detect1 output

La simulacin respectiva nos indica que nuestros circuitos estn decodificando

A continuacin se muestra la tabla de lgica ternaria o trivalente de las puertas

DISEO DE NOT_A PARA UNA ENTRADA TERNARIA:

A continuacin el diseo del circuito:

DISEO DE NOT_A PARA UNA ENTRADAS TERNARIA:

Veamos el comportamiento de las formas de onda:

Podemos ver que si se cumple con la lgica ternaria.

DISEO DE A OR B PARA DOS ENTRADAS TERNARIA:

Veamos el comportamiento de las formas de onda:

DISEO DE A AND B PARA DOS ENTRADAS TERNARIA:

Veamos el comportamiento de las formas de onda:

6. El circuito de la figura es un multiplicador de frecuencia. Si a la entrada se tiene

Para la etapa del XOR y su respectivo Grafo de Euler.

Finalmente vemos la implementacin en Microwind a Full Custom pero an muchas

Finalmente el Diagrama de Tiempos que arroja el circuito como frecuencia mxima de

Podemos ver que el circuito que se ha desarrollado de manera adecuada pero el

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