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à base du
micro-contrôleur 68332
(Cœur 68000)
Référence: EID210
Notice technique
Z.A. de Pissaloup
dms didalab
4, avenue d’Alembert
78190 Trappes
Tél. : (33) 01 30 66 08 88
Fax. : (33) 01 30 66 72 20
SOMMAIRE
1 Présentation ____________________________________ 3
1.1 Fonctions principales _______________________________________________________ 3
1.2 Ressources matérielles ______________________________________________________ 4
1.3 Ressources logiciel __________________________________________________________ 4
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
1 PRESENTATION
CSRAM_U
CSRAM_L
CSBOOT
CS_CTRL
8 bits
8 bits
8 bits
CS_CNA
A18
A17
A17
A0
A1
A1
CS_CAN
D16
D16
D8
D7
D0
D8
D16
68332 D0
Bus de donnée
A18
Bus d’adresse
A0
A10
A0
A3
A0
A3
A0
D16
D16
D0
D0
D16
D16
D8
D8
Port A CS_PORT
et B
PORT C EPLD
CNA CAN
TPU EPLD contrôle
PORT C
Port d’extension
Bus Pc104
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
CHIP
CSBOOT
SELECTS
BR ADDR23/CS10
BG PC6/ADDR22/CS9
BGACK PC5/ADDR21/CS8
PORT C
CS[10:0] PC4/ADDR20/CS7
CONTROL
PC3/ADDR19/CS6
TPUCH[15:0] TPUCH[15:0] FC2 PC2/FC2/CS5
FC1 PC1/FC1/CS4
T2CLK T2CLK 2 KBYTES FC0 PC0/FC0/CS3
TPU BGACK/CS2
RAM
BG/CS1
BR/CS0
ADDR[23:19]
ADDR[23:0] ADDR[18:0]
SIZ1 PE7/SIZ1
SIZ0 PE6/SIZ0
EBI DS PE5/DS
CONTROL
PORT E
IMB AS PE4/AS
RMC PE3/RMC
AVEC PE2/AVEC
DSACK1 PE1/DSACK1
DSACK0 PE0/DSACK0
RXD
PQS7/TXD TXD
PQS6/PCS3 PCS3 DATA[15:0] DATA[15:0]
PQS5/PCS2 PCS2
CONTROL
PORT QS
PQS4/PCS1 PCS1
PQS3/PCS0/SS PCS0/SS R/W
PQS2/SCK SCK RESET
PQS1/MOSI MOSI HALT
PQS0/MISO MISO BERR
IRQ[7:1] PF7/IRQ7
QSM CPU 32 PF6/IRQ6
PF5/IRQ5
CONTROL
PORT F
PF4/IRQ4
PF3/IRQ3
PF2/IRQ2
PF1/IRQ1
MODCLK PF0/MODCLK
CLKOUT
XTAL
CLOCK
EXTAL
XFC
FREEZE
IFETCH
DSCLK
VDDSYN
BKPT
IPIPE
DSO
DSI
TSC TSC
CONTROL
TEST
BKPT/DSCLK QUOT FREEZE/QUOT
IFETCH/DSI
CONTROL
IPIPE/DSO
332 BLOCK
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
DECODE
BUFFER
STAGE STAGE STAGE
C B A
INSTRUCTION PIPELINE
MICROBUS
CONTROLLER
Les registres internes ainsi que les instructions sont compatibles avec la famille 68000:
31 16 15 8 7 0
D0
D1
D2
D3 DATA REGISTERS
D4
D5
D6
D7
31 16 15 0
A0
A1
A2
A3 ADDRESS REGISTERS
A4
A5
A6
31 16 15 0
A7 (USP) USER STACK POINTER
31 0
PC PROGRAM COUNTER
7 0
CCR CONDITION CODE REGISTER
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
Les différents éléments du module "SIM" se pilotent grâce à une banque de registres dont la liste est
donnée ci-après.
Se reporter à la documentation technique du constructeur pour plus de renseignements.
Access Address 15 8 7 0
S $####00 SIM CONFIGURATION REGISTER (SIMCR)
S $####02 SIM TEST REGISTER (SIMTR)
S $####04 SYNTHESIZER CONTROL REGISTER (SYNCR)
S $####06 UNUSED RESET STATUS REGISTER (RSR)
S $####08 SYSTEM TEST REGISTER E (SIMTRE)
S $####0A UNUSED UNUSED
S $####0C UNUSED UNUSED
S $####0E UNUSED UNUSED
S/U $####10 UNUSED PORT E DATA (PORTE0)
S/U $####12 UNUSED PORT E DATA (PORTE1)
S/U $####14 UNUSED PORT E DATA DIRECTION (DDRE)
S $####16 UNUSED PORT E PIN ASSIGNMENT (PEPAR)
S/U $####18 UNUSED PORT F DATA (PORTF0)
S/U $####1A UNUSED PORT F DATA (PORTF1)
S/U $####1C UNUSED PORT F DATA DIRECTION (DDRF)
S $####1E UNUSED PORT F PIN ASSIGNMENT (PFPAR)
S $####20 UNUSED SYSTEM PROTECTION CONTROL
(SYPCR)
S $####22 PERIODIC INTERRUPT CONTROL REGISTER (PICR)
S $####24 PERIODIC INTERRUPT TIMING REGISTER (PITR)
S $####26 UNUSED SOFTWARE SERVICE (SWSR)
S $####28 UNUSED UNUSED
S $####2A UNUSED UNUSED
S $####2C UNUSED UNUSED
S $####2E UNUSED UNUSED
S $####30 TEST MODULE MASTER SHIFT A (TSTMSRA)
S $####32 TEST MODULE MASTER SHIFT B (TSTMSRB)
S $####34 TEST MODULE SHIFT COUNT (TSTSC)
S $####36 TEST MODULE REPETITION COUNTER (TSTRC)
S $####38 TEST MODULE CONTROL (CREG)
S/U $####3A TEST MODULE DISTRIBUTED (DREG)
S $####3C UNUSED UNUSED
S $####3E UNUSED UNUSED
S/U $####40 UNUSED PORT C DATA (PORTC)
S/U $####42 UNUSED UNUSED
S $####44 CHIP-SELECT PIN ASSIGNMENT REGISTER (CSPAR0)
S $####46 CHIP-SELECT PIN ASSIGNMENT REGISTER (CSPAR1)
S $####48 CHIP-SELECT BASE ADDRESS REGISTER BOOT (CSBARBT)
S $####4A CHIP-SELECT OPTION REGISTER BOOT (CSORBT)
S $####4C CHIP-SELECT BASE ADDRESS REGISTER 0 (CSBAR0)
S $####4E CHIP-SELECT OPTION REGISTER 0 (CSOR0)
S $####50 CHIP-SELECT BASE ADDRESS REGISTER 1 (CSBAR1)
S $####52 CHIP-SELECT OPTION REGISTER 1 (CSOR1)
S $####54 CHIP-SELECT BASE ADDRESS REGISTER 2 (CSBAR2)
S $####56 CHIP-SELECT OPTION REGISTER 2 (CSOR2)
S $####58 CHIP-SELECT BASE ADDRESS REGISTER 3 (CSBAR3)
S $####5A CHIP-SELECT OPTION REGISTER 3 (CSOR3)
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15 78 0
$YFFC00 QSMCR
$YFFC02 QTEST SUPERVISOR-ONLY DATA SPACE
$YFFC04 QILR QIVR
$YFFC06 RESERVED
$YFFC08 SCCR0
$YFFC0A SCCR1
$YFFC0C SCSR
$YFFC0E SCDR
$YFFC10 RESERVED
$YFFC12 RESERVED
$YFFC14 RESERVED PORTQS
ASSIGNABLE DATA SPACE
$YFFC16 PQSPAR DDRQS
(SUPERVISOR-ONLY OR UNRESTRICTED)
$YFFC18 SPCR0
$YFFC1A SPCR1
$YFFC1C SPCR2
$YFFC1E SPCR3 SPSR
$YFFC20-FF RESERVED
$YFFD00-1F RECEIVE RAM
$YFFD20-3F TRANSMIT RAM QUEUE RAM
$YFFD40-4F COMMAND RAM
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3.1.6 Le module Time Processeur Unit (TPU)
Le module Time Process Unit comprend :
16 lignes indépendantes programmables (repérées CH0 ouTPU0 à CH15 ou TPU15),
fonctionnement autonome, sans intervenir au niveau du CPU32,
gestion de priorité.
Chaque ligne TPU est gérée par des bits de contrôle inclus dans des registres de contrôles. Une zone
RAM de données lui est également réservée.
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
Les différents éléments du module TPU se pilotent grâce à une banque de registres dont la liste est
donnée ci-après.
Access Adresse Nom 15 8 7 0
S $###E00 TPUMCR TPU module configuration register
S $###E02 TCR TPU test configuration register
S $###E04 DSCR Development support control register
S $###E06 DSSR Development support status register
S $###E08 TICR TPU Interrupt configuration register
S $###E0A CIER Channel interrupt enable register
S $###E0C CFSR0 Channel function select register 0
S $###E0E CFSR1 Channel function select register 1
S $###E10 CFSR2 Channel function select register 2
S $###E12 CFSR3 Channel function select register 3
S/U $###E14 HSQR0 Host sequence register 0
S/U $###E16 HSQR1 Host sequence register 1
S/U $###E18 HSRR0 Host service request register 0
S/U $###E1A HSRR1 Host service request register 1
S $###E1C CPR0 Channel priority register 0
S $###E1E CPR1 Channel priority register 1
S $###E20 CISR Channel interrupt status register
S $###E22 LR Link register
S $###E24 SGLR Service grant number register
S $###E26 DCNR Decoded channel number register
S $###E28 TPUMCR2 TPU2 module configuration register 2 (TPU 2 only)
S $###F00-$###F0E Channel 0 parameter registers
S $###F10-$###F1E Channel 1 parameter register
S $###F20-$###F2E Channel 2 parameter register
S $###F30-$###F3E Channel 3 parameter register
S $###F40-$###F4E Channel 4 parameter register
S $###F50-$###F5E Channel 5 parameter register
S $###F60-$###F6E Channel 6 parameter register
S $###F70-$###F7E Channel 7 parameter register
S $###F80-$###F8E Channel 8 parameter register
S $###F90-$###F9E Channel 9 parameter register
S $###FA0-$###FAE Channel 10 parameter register
S $###FB0-$###FBE Channel 11 parameter register
S $###FC0-$###FCE Channel 12 parameter register
S $###FD0-$###FDE Channel 13 parameter register
S $###FE0-$###FEE Channel 14 parameter register
S $###FF0-$###FFE Channel 15 parameter register
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Les fonctions possibles avec les lignes TPU (Les codes fonction sont à charger dans les registres
destinés à cet effet (CFSR0 à CFSR3).
Nom de la fonction Code de la Host service Request code Host Sequence Code
fonction
PPWA $F 0=None 0 = 24 bit period
1= non utilisé 1 = 16 bit periode + link
2=initialisation 2 = 24 bit pulse width
3= non utilisé 3 = 16 bit pulse width + link
OC $E 0 = none 0 = execute all functions
Output Compare 1 = host initialed pulse mode 1 = execute all functions
2 = non utilisé 2 = only update TCRn parameters
3=continuous pulse mode 3 = only update TCRn parameters
SM $D 0 = none Non utilise
Stepper motor 1= none
2= initialization
3 = step request
PSP $C 0 = none 0 = pulse width set by angle
Position-synchronized 1 = immediate update request 1 = pulse width set by time
pulse generator 2= initializatio 2 = pulse width set by angle
3= force change 3= pulse width set by time
PMA/PMM $B 0 = none 0 = PMA bank mode
Period measurement 1 = initialization 1 = PMA count mode
with additional 2 = non utilise 2 = PMM bank mode
missing transition 3= non utilise 3= PMM count mode
detect
ITC $A 0 = none 0 = no link, single mode
Input Capture/ input 1 = initialization 1 = no link, continuous mode
transition counter 2 = non utilise 2 = link, single mode
3= non utilise 3 = link, continuous mode
PWM $9 0 = none Non utilise
Pulse Width 1 = Immediate update request
Modulation 2 = initialization
3 = non utilise
DIO $8 0 = None 0 = trans mode = record pin on
Discrete Input/ouput 1 = Force ouput High transition
2 = force ouput Low 1 = Match mode record pin at
3 = initilization, input spcecified MATCH_RATE
3 = initialization, periodic input, 2 = Record pin state on HSR11
3= update pin status parameter
SPWM $7 0 = none 0 = mode 0
Synchronized pulse 1 = non utlisé 1 = mode 1
width modulation 2 = initialization 2 =mode 2
3 = Immediate update request 3 = non utilise
QDEC $6 0x = no action X0 = primary channel
Quadrature decode 10 = read TCR1 X1 = secondary channel
11 = Initialize
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15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
RESET CAN USB IRQ4 IRQ3 IRQ2 IRQ1 CNTRL Numéro de version
Avec :
RESET : état de la ligne reset,
CAN : état de convertisseur analogique numérique (test de fin de conversion),
USB : Ligne d’interruption provenant du driver USB,
IRQ4à IRQ1 : Ligne d’interruption provenant du bus PC104,
CNTRL : état de l’entrée contrôle (bouton poussoir contrôle).
Le registre de contrôle
Nom du registre Adresse Type d’accès
REG_CNTRL 0x090002 Lecture/ Ecriture
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
X X X VAL_IRQ_PORT X X XX VAL_IRQ_CTRL X X X X X X X X
Avec :
• VAL_IRQ_PORT : validation de la prise en compte de l’interruption provenant du
port d’extension
• VAL_IRQ_CTRL : validation de la prise en compte de l’interruption provenant de
l’entrée contrôle.
Le flag doit être mis à 1 pour faire remonter la ligne d’interruption correspondant, puis le mettre à 0
pour permettre la prise en compte de la prochaine interruption.
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
X USB IRQ4 IRQ3 IRQ2 IRQ1 CAN CNTRL X
Pour valider une ligne d’interruption, il faut écrire un 1, un 0 inhibe la ligne d’interruption.
Au RESET, toutes les interruptions sont inhibées.
Remarque : les lignes d’interruptions du bus PC104 (IRQ1-IRQ3) sont actives sur un front montant.
Le registre d’état donne l’état des lignes irq. Mais les signaux qui vont sur le 68332 sont mis en forme
(actif sur un front descendant).
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3.4.3 Décodage de l’accès à l’Epld gérant le port C
L’Epld de contrôle donne accès à l’epld gérant le port C pour les adresses 0x0900100 et 0x0900102.
Pour plus de détail se reporter au chapitre suivant (l’EPLD gérant le port C ).
Port d’extension
Pour accéder au port « C », il y a deux registres :
a- Le registre d’état du port « C » :
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0 Non utilisé
Le bit PCx donne accès à la ligne x du port C.
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
D_PC7 D_PC6 D_PC5 D_PC4 D_PC3 D_PC2 D_PC1 D_PC0 Non utilisé
Avec D_PCx :
0 ligne « x » en entrée,
1 ligne « x » en sortie.
Le signal donnant accès à l’epld est CS_PORT :
Signal de contrôle Largeur du bus Type d’accès Adresse de base
CS_PORT 8 bits Lecture/écriture 0x0900100
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
Pendant la conversion, le signal IRQ_CAN est à l’état haut. Il passe à l’état bas à la fin de la
conversion.
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
0 0xFF
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
Les 16 entrées/sorties tout ou rien sont protégées en surtensions et inversion de tension par des diodes
transils.
Le port d’extension est accessible à travers un connecteur HE10-40 points dont le brochage est le
suivant :
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3.10 L’alimentation
La carte 68332 doit être alimenté par une tension comprise entre 7 et 12 V AC ou DC. Il y a un pont
de Graetz, puis un régulateur de tension générant le +5V.
DO1
SW1
F1
1 2
D1 VCC
2
FUSE
ULTIMATE U1
J1 LM7805C/TO220 R1
D2 4 - + 1 1 3
1 IN OUT
2 P6KE12 1.5 K D3
GND
CON2 C1
RS407L 2200 µF C2 LED
100 nF
2
DO2
AGND
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
RAM UPPER
Adresse de base $00080000, taille 128 Ko -> CSBAR0=$0084
Mode Asynchrone, Upper, R/W,DS,0 Wait,SU Space, IPL all, AVEC off -> CSOR0=$5930
RAM LOWER
Adresse de base $00080000, taille 128 Ko -> CSBAR1=$0084
Mode Asynchrone, Lower, R/W,DS,0 Wait,SU Space, IPL all, AVEC off -> CSOR1=$3930
CTRL
Adresse de base $000C0000, taille 2 Ko -> CSBAR2=$00C0
Mode Asynchrone,Both,R/W,DS,2 Wait, S/U Space, IPL All, AVEC off -> CSOR2=$7CB0
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
0x00000000
Flash EPROM 128 Ko x 8
0x0001FFFF
Non utilisé
0x0800000
Ram 128 Ko x 16
0x081FFFF
Non utilisé
0x0900000
EPLD de contrôle 2 Ko x 16
0x0900100
PORT C
0x0900102
0x0900800
Non utilisé
0x0B10000
CNA 2 Ko x 8
0x0B10800
Non utilisé
0x0B20000
CAN 2 Ko x 16
0x0B20800
Non utilisé
0x0B30000
Bus PC 104 2 Ko x 8
0x0B30800
Non utilisé
0x0FF0000
Registre interne du 68332
0x0FFFFFF
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5 LES SCHEMAS
5.1 Le schéma hiérarchique
USB et RS232
Alimentation
RXD
TXD
PQS[0..6]
PQS[0..6]
D[0..15]
Alimentation
A[0..18]
OEN
CPU Control et décodage OEN
R/WN
D[0..15] WEN
D[0..15] D[0..15] CS_USB
TXD
RXD
A[0..18] CS_USB
A[0..18] A[0..18]
IRQ_USB IRQ_USB
PQS[0..6]
SIZ[0..1]
SIZ[0..1] SIZ[0..1] RESET
CLK RESET
CLKOUT CLKOUT
com série
AS AS Bus d'extension
DS DS
DSACK[0..1] D[0..15]
DSACK[0..1] DSACK[0..1] D[0..15]
A[0..18]
CS_CTRL CS_CTRL A[0..18]
CS_USB BUS_CS[1..6]
CS_USB BUS_CS[1..6] BUS_CS[1..6]
BUS_IRQ[1..4]
IACK_CTRL IACK_CTRL BUS_IRQ[1..4] BUS_IRQ[1..4]
IRQ[1..7] OEN_BUS
IRQ[1..7] IRQ[1..7] OEN_BUS OEN_BUS
AVEC AVEC
R/WN
R/WN R/WN CLK_BUS CLK_BUS
OEN
OEN OEN RWN_BUS RWN_BUS
TPU[0..15]
PC[0..7]
CS_BUS IRQ_CAN IRQ_CAN
CS_BUS CS_BUS CS_CNA
CS_CNA
CPU et mémoire CTRL PC[0..7] CS_CAN
Port d'extension CS_CAN
TPU[0..15] D[0..15]
TPU[0..15] IRQ_PORT D[0..15]
A[0..18]
A[0..18]
OEN
PC[0..7]
OEN
R/WN
WEN
EA[0..5]
EA[0..5] EA[0..5]
SA[0..3]
SA[0..3] SA[0..3]
Title
Schéma hierarchique
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dms didalab EID 210 000
SW1
F1
1 2
D1 VCC
2
FUSE
ULTIMATE U1
J1 LM7805C/TO220 R1
D2 4 - + 1 1 3
1 IN OUT
2 P6KE12 1.5 K D3
CON2 C1
GND
RS407L 2200 µF C2 LED
3
100 nF
2
DO2
AGND
VDD
VCC
Découplage CPU 68332
VSS
Title
Alimentation
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dms didalab EID 210 000
C16 C17
100 nF 100 nF
U4 U5
2 18 B_IRQ1 2 18 BUS_IRQ1
OEN_BUS 4 1A1 1Y1 16 /B_OE B_IRQ2 4 1A1 1Y1 16 BUS_IRQ2
OEN_BUS RWN_BUS 1A2 1Y2 /B_WE B_IRQ3 1A2 1Y2 BUS_IRQ3
6 14 6 14
RWN_BUS CLK_BUS 1A3 1Y3 B_E 1A3 1Y3 BUS_IRQ4
8 12 8 12
CLK_BUS 1A4 1Y4 IRQ_PORT 1A4 1Y4
RST_BUS 11 9 B_RST A8 11 9 B_A8
BUS_CS[1..6] BUS_CS1 ALE_BUS 2A1 2Y1 BALE A9 2A1 2Y1 B_A9 BUS_IRQ[1..4]
13 7 13 7
BUS_CS2 DIR_BUS AEN_BUS 15 2A2 2Y2 5 B_AEN 15 2A2 2Y2 5
BUS_CS3 IOCHRDY 17 2A3 2Y3 3 B_CS3 B_IOCHRDY 17 2A3 2Y3 3 IOCHRDY
BUS_CS4 VAL_BUS 2A4 2Y4 2A4 2Y4
BUS_CS5 AEN_BUS 1 1
BUS_CS6 RST_BUS 19 1OE 19 1OE
2OE 2OE Title
20 20 Bus d'extension
VCC VCC
74HC244 74HC244 Size Document Number Rev
A4 68332 1
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dms didalab EID 210 000
U6
D15 7 4 REFOUT
D14 D7 VREF D[0..15]
8 U7
D13 9 D6 EA0 16 14 D0
D12 10 D5 2 SA0 EA1 17 CH0 D0 13 D1
D11 11 D4 VoutA 1 SA1 EA2 18 CH1 D1 12 D2
D10 12 D3 VoutB 20 SA2 EA3 19 CH2 D2 11 D3
D9 13 D2 VoutC 19 SA3 EA4 20 CH3 D3 10 D4
A[0..18] D1 VoutD EA5 CH4 D4 D5
D8 14 21 9
D0 CH5 D5 8 D6
A1 16 25 D6 7 D7
A0 A1 SA[0..3] OEN RD D7 D8
17 26 6
A0 WEN WR D8 D9
15 5
CS_CNA WR D9 D10
23 4
REFADJ D10 3 D11
3 18 1 D11 D12
VSS VDD VCC CLKIN D13
C20 24
4.7 µF 2 INT D14
CS_CAN CS D15
6 5 C21 22
DGND AGND 100 pF REFOUT
MAX506 MAX196/SO IRQ_CAN
IRQ_CAN
C22
10 nF
Title
Convertisseur N->A et A->N
Page: 28 / 32
dms didalab EID 210 000
1 µF
C25 C26
1 µF R3
D+
27 R4
VCC 15 K
U9
2 6 J5
GND A 1
Y1 U10 D- 2 Alim
22 27 5 4 D+ 3 D-
6 MHz 23 XTAL1 Vout3.3 GND B 4 D+
XTAL2 R5 5 GND
D[0..15] SN65220 SHELL
D8 1 15 K
D9 2 D0 26 R6 27
D1 D+ USB-A
D10 3 25 D-
D11 4 D2 D-
D12 6 D3
D13 7 D4 D9 R7
D14 8 D5 21
D15 D6 GL VCC
9
D7
A[0..18] A0 28 13 LED 1.5 K
11 A0 CLKOut
CS_USB CS
20
RESET RST
10
ALE 19 R8 10 K
14 EOT 18
IRQ_USB INT DMACK VCC
17
15 DMREQ R9 10 K
OEN RD
16
WEN WR 12
SUSPEND
PDIUSB12
Title
RS232 et USB
Page: 29 / 32
dms didalab EID 210 000
XFC
3
R29 10 M VDD 19
R14 VSTBY SW3 SW2
MC68332 SW
330 K BERR 10 K R28 BKPT/DSCK 1 2
1
Page: 30 / 32
dms didalab EID 210 000
J8
TCK_CTRL 1 2
U15 TMS_CTRL 3 + + 4
A1 93 88 TDI_C TRL 5 + + 6
I/O0 I/O63 IRQ_CAN CS_CTRL TDO_CTRL + + VCC
A2 94 87 7 8
A3 95 I/O1 I/O62 86 A9 9 + + 10
A4 96 I/O2 I/O61 85 A10 + +
A5 97 I/O3 I/O60 84 CS_PORT
SIZ[0..1] CON10AP
A6 98 I/O4 I/O59 83
SIZ0 I/O5 I/O58 IACK_CTRL
A7 99 82
SIZ1 I/O6 I/O57 BUS_IRQ1 WPROM BUS_CS[1..6]
A8 100 81
I/O7 I/O56 ALE_BUS BUS_CS1
D0 5 76 ALE_BUS DIR_BUS BUS_CS2
D1 6 I/O8 I/O55 75 DIR_BUS IOCHRDY BUS_CS3
I/O9 I/O54 IOCHRDY VAL_BUS BUS_CS4
D2 7 74
DSACK[0..1] DSACK0 I/O10 I/O53 AEN_BUS BUS_CS5
D3 8 73 BUS_IRQ4
DSACK1 D4 9 I/O11 I/O52 72 BUS_IRQ3 RST_BUS BUS_CS6
D5 10 I/O12 I/O51 71 BUS_IRQ2
D6 11 I/O13 I/O50 70 VAL_BUS BUS_IRQ1
D7 12 I/O14 I/O49 69 CS_BUS
I/O15 I/O48 BUS_IRQ[1..4]
VCC
D8 19 62
D9 I/O16 I/O47 OEN_BUS
20 61
VCC D10 I/O17 I/O46 CLK_BUS
21 60
D11 I/O18 I/O45 AEN_BUS RW N_BUS
22 59 R32 VCC
D12 23 I/O19 I/O44 58 OEN 4.7K
D13 I/O20 I/O43 OEN
24 57
D14 25 I/O21 I/O42 56
D15 26 I/O22 I/O41 55 R/W N C34 C35
I/O23 I/O40 R/W N 100 nF 100 nF
R2
DSACK0 31 50 etat_reset 2
1.5 K DSACK1 32 I/O24 I/O39 49 IRQ1
DS 33 I/O25 I/O38 48 IRQ2 SW 4
DS I/O26 I/O37
AS 34 47 IRQ3
AS I/O27 I/O36 IRQ4 SW
D4 SIZ0 35 46
SIZ1 36 I/O28 I/O35 45 IRQ5 1
LED 37 I/O29 I/O34 44 IRQ6 U16
AVEC I/O30 I/O33
38 43 IRQ7 2 24 D15
MODCLK I/O31 I/O32 I/O0 I/O16
3 25 D14
TDI_C TRL IRQ[1..7] I/O1 I/O17
13 3 4 26 D13
etat_reset A0 18 I0/CLK0 TDI 28 TCK_CTRL 5 I/O2 I/O18 27 D12
RESET 54 I1/CLK1 TCK 27 TMS_CTRL 6 I/O3 I/O19 28 D11
RESET I2 TMS TDO_CTRL I/O4 I/O20
63 78 7 29 D10
CLKOUT I3/CLK2 TDO I/O5 I/O21
68 77 8 30 D9
IRQ_USB I4/CLK3 TRST VCC I/O6 I/O22
4 53 9 31 D8
CSBOOT I5 ENABLE I/O7 I/O23
14 36 PC7
A0 15 I/O8 I/O24 37 PC6
MACH4-128/64/PQFP100 A1 16 I/O9 I/O25 38 PC5
A2 17 I/O10 I/O26 39 PC4
A3 18 I/O11 I/O27 40 PC3
R/W N I/O12 I/O28
19 41 PC2
20 I/O13 I/O29 42 PC1
RST_BUS 21 I/O14 I/O30 43 PC0
I/O15 I/O31
PC[0..7]
10 TDI_PRT
RESET 11 TDI 13 TCK_PRT
A[0..18] A0 CLK0/I0 TCK TDO_PRT
35
A1 CS_PORT 33 TDO 32 TMS_PRT
A2 CLK1/II TM S
A3 VCC
A4 MACH4
A5
A6
A7 C36 C37 C38 C39
A8 100 nF 100 nF 100 nF 100 nF
A9
A10 IRQ_CAN Title
IRQ_CAN Décodage et control
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dms didalab EID 210 000
10 K
TP U[0..15]
TP U0 PA0
TP U1 PA1 V CC
TP U2 PA2
U20 TP U3 PA3
PA0 1 TP U4 PA4
PA1 2 I/O 1 TP U5 PA5
PA2 I/O 2 PA6
3 7 TP U6
PA3 4 I/O 3 G ND 6 TP U7 PA7 J7
PA4 5 I/O 4 G ND TP U8 PB0
PA5 I/O 5 PB1 PA0 1 2 PA1
8 TP U9
I/O 6 TP U10 PB2 PA2 3 4 PA3
TP U11 PB3 PA4 5 6 PA5
ITA 6V 1U1 7 8
TP U12 PB4 PA6 PA7
TP U13 PB5 PB0 9 10 PB1
U21 PB6 PB2 11 12 PB3
TP U14
PA6 1 TP U15 PB7 PB4 13 14 PB5
PA7 2 I/O 1 PB6 15 16 PB7
PB0 I/O 2 P C0 17 18 P C1
3 7
PB1 4 I/O 3 G ND 6 P C2 19 20 P C3
PB2 5 I/O 4 G ND P C4 21 22 P C5
PB3 8 I/O 5 P C6 23 24 P C7
I/O 6 P C[0..7] 25 26
P C0 IRQ _P O RT
P C1 EA0 27 28 IRQ _P O RT
ITA 6V 1U1 29 30
P C2 EA1 SA0
P C3 EA2 31 32 SA1
P C4 EA3 33 34 SA2
U22 P C5 EA4 35 36 SA3
PB4 1 P C6 EA5 37 38
PB5 2 I/O 1 P C7 39 40
PB6 3 I/O 2 7 CO N40A
PB7 I/O 3 G ND
4 6
P C0 I/O 4 G ND S A[0..3]
5
I/O 5 E A[0..5]
P C1 8
I/O 6
ITA 6V 1U1
U23
P C2 1
P C3 2 I/O 1
P C4 3 I/O 2 7
P C5 I/O 3 G ND
4 6
P C6 5 I/O 4 G ND
P C7 8 I/O 5
I/O 6
ITA 6V 1U1
Title
P ort d'entrées et s orties
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