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ALUMNOS:
RELY DAVILMAR LIMASCCA GARCIA
ANTONY JEAN CARLOS FLORES FLORES
LUCIANO ANTONIO ORTIZ CALLA
CARRERA PROFESIONAL:
“ELECTROTECNIA INDUSTRIAL (C-4)”
AÑO ACADÉMICO:
2017 – IV
AREQUIPA
PERÚ
FECHA
TAREA: FLIP FLOP DÍA MES AÑO
DOCENTE
CARACTERÍSTICAS DE EQUIPOS Y
HERRAMIENTAS:
Implementos de seguridad
01 Multímetro digital
Circuito de ensayo
Fuente de tención DC
x x x x x x
OTROS
PASOS DE LA TAREA MEDIDAS DE CONTROL
RIESGOS
1. OBJETIVOS GENERALES
Conocer perfectamente el funcionamiento de los flip-flops de tipos s-r, tipo d, y los j-k,
los cuales serán simulados en un simulador (PROTEUS), y demostrados físicamente en
protoboard.
2. OBJETIVOS ESPECIFICOS
Observar y verificar el funcionamiento y constitución del flip flop S, R - flip flop tipo D -
flip flop.
Observar sus entradas prohibidas y además como hacer que sus salidas se pongan
inmediatamente en ceros o unos.
Ademán ver las formas de activar y desactivar las entradas.
Observar las entradas prohibidas, lo que sucede en el circuito cuando introducimos
estos datos y las salidas que nos muestran, los funcionamientos del circuito y como sus
entradas varían de acuerdo a la entrada anterior.
3. RESUMEN.-
Instrumentos virtuales
Tarea 1
Monte el circuito de acuerdo con el esquema de conexiones 1 utilizando el equipo y los
componentes indicados.
Tarea 2
Introduzca con la ayuda del conmutador la secuencia dada de los distintos niveles
lógicos en las entradas R y S del circuito basculante.
Observe las reacciones en las salidas Q=Q2 y Q =Q3 y complete la tabla de verdad
correspondiente.
Describa en la columna "Observaciones" de la tabla de verdad la respuesta de este
circuito asignando los siguientes términos:
Guardar (retención del último estado).
La salida Q contiene un "1" (estado activo).
La salida Q contiene un "0" (estado de reset).
No hay ningún estado determinado (estado irregular: Q = Q = "0")
Tabla de verdad:
S R Q Qno Observaciones
0 1 0 1 Estado de reset
0 0 0 1 Retención del último estado
1 0 1 0 Estado de activación
0 0 1 0 Retención del último estado
1 1 X X Estado indeterminado y prohibido
Estado de reset
Retención del último estado
Estado de activacion
Contenidos de aprendizaje
Una vez realizado el ejercicio, los estudiantes estarán en condiciones de:
Montar un biestable RS síncrono mediante tecnología de puertas NAND.
Elaborar la tabla de verdad de un biestable RS síncrono y representarlo de la
forma adecuada.
Describir el efecto de una orden de control en el proceso de almacenamiento
de una señal.
Trazar y analizar un cronograma.
Tarea 1
Monte el circuito de acuerdo con el esquema de conexiones 1 utilizando el
equipo y los componentes indicados.
Tarea 2
Anote en la tabla de verdad las reacciones observables en la salida tras la
aplicación de distintos niveles lógicos. Aquí se supone que Q=Q1 y Q =Q2
Tabla de verdad:
T
Paso Qtn ¬Qtn S R Qtn+1¬Qtn+1 Observaciones
(cp)
1 x x 0 0 0 Qtn "-Qtn" Retención de estado
2 x x 1 0 0 Qtn "-Qtn" Retención de estado
3 x x 0 1 0 Qtn "-Qtn" Retención de estado
4 x x 1 1 0 Qtn "-Qtn" Retención de estado
5 x x 0 0 1 Qtn "-Qtn" Retención de estado
6 x x 1 0 1 1 0 Se registra un '1'
7 1 0 0 1 1 0 1 Se borra el '1'; reset
8 0 1 1 1 1 x x Estado indeterminado
Qtn: Estado antes del cambio de la asignación de entrada.
Qtn+1: Estado tras la variación de la asignación de entrada.
Introduzca en las correspondientes líneas de la tabla de verdad, en el
contenido de las columnas, las observaciones propuestas que sirven para la
descripción de los estados de salida de los circuitos de memoria, por ejemplo:
Se registra un "1" (biestable activo).
Se borra el "1" (biestable en estado de reset).
Retención del estado (guardar).
Estado indeterminado (comportamiento irregular, asignaciones de entrada no
permitidas).
Tarea 3
Elabore una tabla de verdad simplificada para el biestable RS sincrónico a
partir de la tabla de la tarea 2.
Tabla de verdad simplificada:
R S Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 1 (irregular)
tn tn+1
Antes del impulso Tras del impulso
de reloj de reloj
Símbolo gráfico:
Tarea 4
Cronograma:
Par: Q1 Q1
Par: Q2 Q2 ¡Correcto!
Par: Q3 Q3