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Digitaltechnik Zusammenfassung HS17 Lars Horvath 25.09.

2018

CMOS-Schaltungen
Aufgabe B – CMOS Wegen des symmetrischen Aufbaus sind Drain und Source bei MOS-Transistoren vertauschbar.

PMOS NMOS
Logikgatter LOW HIGH
HIGH LOW
AND OR NOT NAND NOR XNOR XOR
gegen 5 V verwenden gegen GND verwenden

IE
C
Grundstruktur Inverter NAND NOR

ANS
I
DIN
𝑌 =𝐴⋅𝐵 𝑌 =𝐴+𝐵 𝑌 = 𝐴̅ 𝑌 = ̅̅̅̅̅̅
𝐴⋅𝐵 𝑌 = ̅̅̅̅̅̅̅̅
𝐴+𝐵 𝑌 = ̅̅̅̅̅̅̅̅
𝐴⊕𝐵 𝑌 =𝐴⊕𝐵
= 𝐴𝐵 + 𝐴̅𝐵̅ = 𝐴𝐵̅ + 𝐴̅𝐵
A B Y A B Y A Y A B Y A B Y A B Y A B Y
0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 Pull Up: PMOS
0 1 0 0 1 1 1 0 0 1 1 0 1 0 0 1 0 0 1 1 Pull Down: NMOS
1 0 0 1 0 1 1 0 1 1 0 0 1 0 0 1 0 1
1 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 0
𝑌 = 1 wenn 𝑌 = 1 wenn
Eingänge Eingänge PMOS parallel PMOS seriell
gleich ungleich NMOS seriell NMOS parallel

Multiplexer Demultiplexer
Schaltungen nur aus NOR und NAND

Tristate Buffer Transmission Gate

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Aufgabe B – CMOS Vereinfachung von Gleichungen

Pull-Up / Pull-Down

Pull – UP: Pfad mit PMOS


Pull – DOWN Pfad mit NMOS
Pfade sind komplementär (seriell / parallel)
Umstellung Pull-Up / Pull-Down:
1. In Teilbereiche unterteilen (seriell / parallel)

2. Alle Blöcke und Unterblöcke komplementär anordnen.


3. Funktionsgleichung aufstellen

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Aufgabe A – Automaten Bsp Schaltplan zeichnen:

Mealy
Notation:

Ek / Aj
Zi

Z = Zustände
E = Eingänge
A = Ausgang

Moore
Notation:
Ek
Zi/Aj

Z = Zustände
E = Eingänge
A = Ausgang
Medwedjew
Zustandstabelle
#Zustände ∙ 2#Eingänge = Anzahl Zeilen

Analyse von Schaltwerken


1. Automatentyp bestimmen
2. Schaltfunktionen f und g bestimmen
3. Folgezustandstabelle aufstellen
4. Zustandsgraph zeichnen

Synthese von Schaltwerken


1. Automatentyp bestimmen
2. Zustände, Anzahl Speicherelemente bestimmen
3. Ein- und Ausgangsvariablen bestimmen, Zustände codieren
4. Darstellen als Zustandsgraph
5. Zustandsfolgetabelle erstellen
6. Funktionsgleichungen ableiten (Karnaugh-Diagramme)
7. Prüfung auf unbenutzte Zustände (Hängen bleiben)
8. Schaltplan zeichnen
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Aufgabe C – Zahlen und Codes Codierung


Dualzahlen:

27 26 25 24 23 22 21 20 2-1 2-2 2-3 2-4 DEZ HEX BIN BCD Gray


128 64 32 16 8 4 2 1 0.5 0.25 0.125 0.0625 0 0 0000 0 0
1 1 0001 1 1
2 2 0010 2 3
Dezimal » Binär
Zahlen > 1 Zahlen < 1 3 3 0011 3 2
4 4 0100 4 7
5 5 0101 5 6
6 6 0110 6 4
7 7 0111 7 5
8 8 1000 8
9 9 1001 9
10 A 1010
11 B 1011
Rechnen mit Binärzahlen 12 C 1100 8
Addition/Subtraktion Multiplikation 13 D 1101 9
Binärzahlen werden mittels Addition des Binärzahlen werden stellenweise addiert und
Zweierkomplements subtrahiert: dann multipliziert: 14 E 1110
15 F 1111
Einschrittiger Code

Division 2er Komplement


Binärzahlen werden mittels Modulo Operation MSB gibt Vorzeichen an. Parity Bit
dividiert, wobei dies beim MSB beginnt und Umrechnung: (1) Invertieren,
dann jeweils der Rest vor jede weitere Stelle (2) 1 Addieren,
Parity Bit zB. Gerade Anzahl Nullen, P=1
angefügt wird: (3) Vorzeichen korrigieren!

Prüfwort Das Prüfwort ergänzt die Bits der jeweiligen


Spalte immer auf ungerade Parität, ausser für die
4. Spalte.

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Aufgabe D – sequentielle Schaltungen FlipFlops


Definitionen Latch/FlipFlop
• Latch: Ein Latch ist eine rückgekoppelte (sequentielle) Schaltung, die zustandsgesteuert
ist. → ist bei aktiver Flanke transparent (durchlässig)
• FlipFlop: Ein FlipFlop ist im Unterschied zum Latch taktflankengesteuert. Somit wird der
Eingangszustand nur während des Taktwechsels (entweder steigend oder fallend) wirksam.

Grund Latches
NAND-Latch / inv. SR-Latch NOR-Latch / SR-Latch

Folgezustandstabelle:
Folgezustandstabelle:
Fall S R Q1(n+1) Q2(n+1) Zustand

4 1 1 Q1n Q2n speichern

3 0 1 1 0 setzen (set)

2 1 0 0 1 rücksetzen (reset)

1 0 0 1 1 unzulässig Charakteristische Gleichung:


Charakteristische Gleichung: 𝑸𝟏(𝐧+𝟏) = 𝑹̅ 𝒏 ⋅ 𝑸𝒏 + 𝑺 𝒏
𝑸𝟏(𝐧+𝟏) = 𝑺̅𝒏 ⋅ 𝑸𝒏 + 𝑹𝒏
SRT-Latch D(elay)-Latch

Funktion:
Funktion: • Unzulässiger Zustand wird vermieden
• nur wenn T/CLK auf 1 𝑸𝟏(𝐧+𝟏) = 𝑫𝒏 (für T/CLK = 1, transparent)
𝑸𝟏(𝐧+𝟏) = 𝑹̅ 𝒏 ⋅ 𝑸𝒏 + 𝑺 𝒏

Mater/Slave
• Information am Eingang soll nicht direkt nach einer Taktflanke gespeichert werden, sondern Kombinatorische- vs. Sequentielle Schaltungen
erst mit der Rückflanke am Ausgang erscheinen » gleiches Muster, Slave um 1 Takt hinter her. • Kombinatorische Schaltung: Bei kombinatorischen Schaltungen hängen die
• Dies ist notwendig, wenn in einer Serienschaltung mit synchronem Takt die Information nicht Ausgangswerte nur von den Eingängen und den Verknüpfungen ab. Gewisse Eingänge Xi
durchrutschen soll. erzeugen immer dieselben Ausgangswerte.
• Sequentielle Schaltungen besitzen Rückkopplungen (feedback loops), die Ausgangswerte
hängen auch von den vorigen Werten ab.

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Afugabe D – sequentielle Schaltungen Koeffizienten Vergleich JK-FlipFlop


Setup- / Hold-Zeit / Propagationdelay
• Setup-Zeit: Gibt an, wie lange ein Signal stabil vor der HIGH aktiven Taktflanke anliegen
muss, um sicher ins FlipFlop übernommen zu werden.
• Hold-Zeit: Gibt an, wie lange das Signal nach der HIGH aktiven Taktflanke noch
anliegen muss.
• Propagationdelay/Verzögerungszeit: Gibt die Zeit an, die das Signal vom Eingang bis
zum Ausgang eines FlipFlops braucht.

Berechnung der maximalen Frequenz


→ Längsten Pfad von FF-Ausgang bis FF-Eingang: 𝑡𝑚𝑖𝑛 = 𝑡PDFF + 𝑡Gatter + 𝑡SetupFF
1
𝑓𝑚𝑎𝑥 = 𝑡 Bsp:
𝑚𝑖𝑛

𝑚𝑎𝑥{𝑡𝑝𝑑 , 𝑡ℎ𝑜𝑙𝑑 }

Tmin (ns) fmax (MHz) Tmin (ns) fmax (MHz)


5 200 45 22.2
10 100 50 20
15 66.6 55 18.1
20 50 60 16.6
25 40 65 15.3
30 33.3 70 14.2
35 28.5 75 13.3
40 25 80 12.5

Teiler / Zähler
𝑓1
𝑓1 → 𝑓2 , = 𝑓2
2𝑛
𝑓1
→ 𝑛 = 𝑙𝑜𝑔2
𝑓2

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Aufgabe E – Kombinatorik KV-Diagramm vereinfachen


KV Diagramme

Min- / Maxterme
• Minterme sind UND-Verknüpfungen, die alle Schaltvariablen genau einmal in negierter und
nichtnegierter Form enthalten.
• Maxterme sind ODER-Verknüpfungen, die alle Schaltvariablen genau einmal in negierter und Hazards
nichtnegierter Form enthalten.
Signalwechsel können zu unterschiedlichen
Kanonische Normalformen Zeitpunkten an einem Gatter anliegen und ein
• kanonisch disjunktive Normalform: Veroderung aller Minterme (nicht vereinfachen!) ungewolltes Schalten des Gatters bewirken.
Dies kann zu Fehlfunktionen führen.
• kanonisch konjunktive Normalform: Verundung aller Maxterme (nicht vereinfachen!)
Im KV-Diagramm als benachbarte Päckchen
KV-Diagramm vereinfachen erkennbar.

Zur Vermeidung, sich berührende Pakete mit


1. Zusammenfassen:
zusätzlicher Schleife verbinden.
• Päckchen mit 2𝑛 Elementen bilden
• Pakete können sich überlagern
• Über Ecken und Grenzen Rechenregeln
2. Disjunktive Minimalform
• Blöcke aus 1 bilden mit UND → Minterme
• Minterme verODERn (… ∙ …) + (… ∙ …)
3. Konjunktive Minimalform
• Blöcke aus 0 bilden, invertiert mit ODER → Maxterme
• Maxterme verUNDEN (… + …) ∙ (… + …)

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Wichtige Schaltungen 4Bit Schieberegister Frequenzteiler

Halbaddierer Volladdierer

Ripple-Carry Addierer Addition / Subtraktion

langsam, einfach, skalierbar

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