PRÁCTICA IV:

BÁSCULAS, CERROJOS
Y FLIP-FLOPS

Víctor Alarcón Díez

GRUPO I - Mesa 1
ESTUDIO PREVIO

1) Diseñar con OrCAD (PCB – Simulate VHDL) la báscula SR de la figura 4-2. Simular a
continuación su tabla de transiciones, utilizando los estímulos adecuados para las entradas S y R.
Incluir la representación gráfica correspondiente a la simulación necesaria para la obtención de
dicha tabla, en la que se identifiquen claramente mediante su nomenclatura las entradas y las
salidas del circuito.
Mostrar en una o varias simulaciones las posibilidades de set, reset y retención, así como la
transición al estado “no deseado” con oscilación al retener. Para poder simular este circuito con
cierto éxito se recomienda empezar la simulación con una elección oportuna de los valores de las
entradas, de forma que se definan los valores de las salidas de forma inequívoca en set o reset para
t=0.

S R Qn + 1 Q n+ 1
0 0 1 1
0 1 1 0
1 0 0 1
1 1 Qn Qn

U1A
1
No S
3
Q
2

7400

U1B
4
6
No Q
5
No R
7400
2) Diseñar con OrCAD el cerrojo SR de la figura 4-3. Simular a continuación su tabla de
transiciones, utilizando los estímulos adecuados para las entradas S, R y de reloj, CLK. Incluir
tanto el diseño como la representación gráfica correspondiente a la simulación necesaria para la
obtención de dicha tabla, en la que se identifiquen claramente mediante su nomenclatura las
entradas y las salidas del circuito. Incluir todos los casos posibles, como en el apartado anterior,
añadiendo la funcionalidad del reloj.
Para poder simular este circuito con cierto éxito se recomienda empezar la simulación con una
elección oportuna de los valores de las entradas, de forma que se definan los valores de las salidas
de forma inequívoca en set o reset con el reloj activo en t=0.

CLK S R Qn + 1 Qn + 1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1

U1A
1 U1B
S
3 4
2 6
Q
5
7400
7400

CLK

U1C
U1D 9
12 8
No Q
11 10
13
R
7400
7400
3) Diseñar con OrCAD el flip-flop maestro/esclavo JK de la figura 4-4. Simular a continuación su
tabla de transiciones, utilizando los estímulos adecuados para las entradas J, K y de reloj, CLK.
Incluir tanto el diseño como la representación gráfica de la simulación necesaria para la obtener
dicha tabla, en los que se identifiquen claramente mediante su nomenclatura las entradas y las
salidas del circuito.
El problema de la definición del estado inicial es un poco más complicado que antes, debido a la
re-alimentación desde el esclavo hacia el maestro y a que se necesita definir simultáneamente el
valor inicial de ambas básculas que sin embargo no están nunca habilitadas en el mismo instante
de tiempo debido al inversor del reloj. Para poder simular este circuito con cierto éxito se
recomienda, como antes, empezar la simulación con una elección oportuna de los valores de las
entradas, de forma que se definan los valores de las salidas de la báscula maestra de forma
inequívoca en set o reset con su reloj activo.
Durante este tiempo, en el que el esclavo está inhabilitado ya que su reloj está inactivo, las salidas
del circuito (báscula esclava) deberán forzarse al mismo nivel lógico, pues influyen en el cerrojo
maestro a través de la re-alimentación
Para conseguir lo que se ha propuesto en el párrafo anterior para el cerrojo esclavo, deberían
conectarse sus salidas a puertos bidireccionales para poder definir (forzar) cerca de t=0 su valor
de forma consecuente con lo anterior (empleando un estímulo básico con un nivel definido al inicio
y luego retirado –opción remove-). Si esto no se hace, la simulación proporcionará un nivel
indefinido para la salida SIEMPRE.

CLK J K Qn + 1 Qn + 1
0 0 0 Qn Qn
0 0 1 0 1
0 1 0 1 0
0 1 1 Qn Qn
1 X X Qn Qn

U1A
1 U2A
2 12 1 U2B
J
13 3 4 U2C
2 6 9
7410 5 8
Q
7400 10
7400
7400

U2D
U3A 12
U3B 1 11
No Q
U1B 4 3 13
3 6 2
4 6 5 7400
K
5 7400
7400
7410

U3C
9
8
No CLK
10

7400
4) Utilizando flip-flops 74LS112 o 74S112 (librerías TTL.olb, y LS.vhd o S.vhd), diseñar con
OrCAD un contador binario síncrono de módulo 16 con acarreo serie como el de la figura 4-5,
dotado de una entrada de clear asíncrono que permita la puesta a cero de las salidas de los flip-
flops, y una entrada de habilitación de cuenta (emplear un bus para las cuatro líneas de salida).
Incluir el diseño correctamente anotado para su montaje en el laboratorio.
Q3Q2Q1Q0

Q[3..0]

U1A U1B U1C

1 4 9
EN
3 6 8
2 5 10

74LS08 74LS08 74LS08

H
U2A U2B U3A U3B

10

10
4

4
3 5 Q0 11 9 Q1 3 5 Q2 11 9 Q3
PR

PR

PR

PR
J Q J Q J Q J Q
1 13 1 13
CLK CLK CLK CLK
2 6 12 7 2 6 12 7
CL
CL

CL

CL
K Q K Q K Q K Q
74LS112 74LS112 74LS112 74LS112
14
15

15

14
NotCL
NotCLK
LABORATORIO

1) Montar en el panel de montajes digitales la báscula SR de la figura 4-2, de acuerdo con el

diseño con OrCAD realizado por el estudiante para el primer apartado del estudio previo.
Comprobar su tabla de verdad, anotando en la siguiente tabla las transiciones observadas. La
retención de estado deberá comprobarse para los dos posibles estados iniciales.

Se realiza el montaje y el resultado es la siguiente tabla de la verdad:

S R Qn + 1 Q n+ 1
0 0 1 1
0 1 1 0
1 0 0 1
1 1 Qn Qn

2) Montar en el panel de montajes digitales el cerrojo SR de la figura 4-3, de acuerdo con el diseño
con OrCAD realizado por el estudiante para el segundo apartado del estudio previo. Comprobar su
tabla de verdad, anotando en la siguiente tabla las transiciones observadas. La retención de estado
deberá comprobarse para los dos posibles estados iniciales.

Se comprueba el circuito una vez montado, dando como resultado la siguiente tabla:

CLK S R Qn + 1 Qn + 1
0 X X Qn Qn
1 0 0 Qn Qn
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1

3) Montar el flip-flop maestro/esclavo JK de la figura 4-4 de acuerdo con el diseño con OrCAD
realizado por el estudiante para el tercer apartado del estudio previo. Comprobar su tabla de
transiciones, utilizando los interruptores 0/1 del panel de montajes digitales para generar los
estímulos adecuados para las entradas J, K y de reloj, CLK. Anotar en la siguiente tabla las
transiciones observadas.

Montado el circuito obtenemos la siguiente tabla:

CLK J K Qn + 1 Qn + 1
0 0 0 Qn Qn
0 0 1 0 1
0 1 0 1 0
0 1 1 Qn Qn
1 X X Qn Qn
4) Montar un 74112 (flip-flop JK activo por flanco de bajada en la señal de reloj) en el panel de
montajes digitales. Haciendo uso de los interruptores 0/1 del panel para generar los estímulos
adecuados en las entradas J, K y de reloj, CLK, anotar en la siguiente tabla las transiciones
observadas.

Con el mismo montaje anterior, obtenemos:

CLK J K Qn + 1 Qn + 1
1→ 0 0 0 Qn Qn
1→ 0 0 1 0 1
1→ 0 1 0 1 0
1→ 0 1 1 Qn Qn
0→ 1 X X Qn Qn

5) Montar el contador binario síncrono de módulo 16 diseñado en el apartado 4 del estudio previo
(fig 4.5), utilizando flip-flops 74112. Deberá estar dotado de una entrada de clear asíncrono que
permita la puesta a cero de las salidas de los flip-flops. Conectar sus salidas a cuatro de los LEDs
contiguos del panel de montaje (ordenadas de izquierda a derecha de mayor a menor peso) y
comprobar la secuencia de conteo utilizando una señal de reloj con una frecuencia del orden de
1Hz.

Se realiza el nuevo circuito, comprobando su enumeración del cero al 15, cerciorándonos de que al
poner en funcionamiento nuestra linea de clear el contador vuelve a cero.

6) Modificar el contador binario síncrono de módulo 16 anterior para reconvertirlo en un contador

modulo 10 (0,1,2,…..9). Para ello, mediante una puerta NAND de cuatro entradas, montar un
detector del primer estado rechazado (10) cuya salida activa en bajo gobierne la entrada de
borrado. Visualizar la cuenta conectando un conversor BCD-7segmentos. Si se desea, intercalar
una puerta AND en esta línea de borrado para continuar teniendo un clear externo activo en bajo.

Este apartado no pudo realizarse y queda pendiente para la practica de recuperación.

ANALISIS DE RESULTADOS

1) A partir del diseño del cerrojo SR (apartado 2 del estudio previo) hecho con OrCAD por el
estudiante, estudiar la simulación de su evolución desde el “estado indeseado”, (S=R=1 con
CLK=1, luego Q=Q=1), al producirse la transición 10 en la señal de reloj.
Analizar también su evolución con los distintos cambios posibles de los niveles de S y/o R al
producirse la posterior transición 01 en la señal de reloj.
Incluir los gráficos de la o las simulaciones realizadas, debiendo estar entradas salidas
debidamente identificadas mediante su nomenclatura.

U1A
1 U1B
S
3 4
2 6
Q
5
7400
7400

CLK

U1C
U1D 9
12 8
not_Q
11 10
13
R
7400
7400

•
•
• S=1 y R=1

• S variable y R=1

• S variable y R=0
Context Signal Value0ns 2000ns 4000ns 6000ns 8000ns 10000ns 12000ns

SCHEMATIC1 CLK 'U'

SCHEMATIC1 S 'U'
SCHEMATIC1 R 'U'
SCHEMATIC1 Q 'U' UUUUUUUUUUUU
SCHEMATIC1 not_Q 'U' UUUUUUUUUUUU
 • S=1 y R variable
Context Signal Value0ns 2000ns 4000ns 6000ns 8000ns 10000ns 12000ns

SCHEMATIC1 CLK 'U'

SCHEMATIC1 S 'U'
SCHEMATIC1 R 'U'
SCHEMATIC1 Q 'U'
SCHEMATIC1 not_Q 'U'

• S=0 y R variable
Context Signal Value0ns 2000ns 4000ns 6000ns 8000ns 10000ns 12000ns

SCHEMATIC1 CLK 'U'

SCHEMATIC1 S 'U'
SCHEMATIC1 R 'U'
SCHEMATIC1 Q 'U'
SCHEMATIC1 not_Q 'U'

2) A partir del diseño del flip-flop maestro/esclavo JK (apartado 3 del estudio previo) hecho con
OrCAD por el estudiante, realizar las simulaciones necesarias para mostrar su “propiedad de
captar unos”. Incluir los gráficos de la o las simulaciones realizadas, debiendo estar entradas y
salidas debidamente identificadas mediante su nomenclatura.

U1A
1 U2A
2 12 1 U2B
J
13 3 4 U2C
2 6 9
7410 5 8
Q
7400 10
7400
7400

U2D
U3A 12
U3B 1 11
not_Q
U1B 4 3 13
3 6 2
4 6 5 7400
K
5 7400
7400
7410

U3C
9
8
not_CLK
10

7400

• J=0 y K variable
 • J variable y K=0
Context Signal Value0ns 2000ns 4000ns 6000ns 8000ns 10000ns 12000ns

SCHEMATIC1 not_CLK 'U'

SCHEMATIC1 J 'U'
SCHEMATIC1 K 'U'
SCHEMATIC1 Q 'U'
SCHEMATIC1 not_Q 'U'
• J y K son variables
Context Signal Value0ns 2000ns 4000ns 6000ns 8000ns 10000ns 12000ns

SCHEMATIC1 not_CLK 'U'

SCHEMATIC1 J 'U'
SCHEMATIC1 K 'U'

SCHEMATIC1 Q 'U'

SCHEMATIC1 not_Q 'U'

• J variable y K=1
Context Signal Value0ns 2000ns 4000ns 6000ns 8000ns 10000ns 12000ns

SCHEMATIC1 not_CLK 'U'

SCHEMATIC1 J 'U'

SCHEMATIC1 K 'U'

SCHEMATIC1 Q 'U'

SCHEMATIC1 not_Q 'U'

• J=1 y K variable
Context Signal Value0ns 2000ns 4000ns 6000ns 8000ns 10000ns 12000ns

SCHEMATIC1 not_CLK 'U'

SCHEMATIC1 J 'U'
SCHEMATIC1 K 'U'
SCHEMATIC1 Q 'U'
SCHEMATIC1 not_Q 'U'

3) A partir del diseño del contador binario síncrono de módulo 16 con acarreo serie (apartado 4
del estudio previo), simular su funcionamiento durante un recorrido completo por sus estados.
Incluir la representación gráfica correspondiente a dicha simulación, en la que se identifiquen
claramente mediante su nomenclatura las entradas y las salidas del circuito.
 U1A U1B U1C
1 4 9
EN
3 6 8
2 5 10

7408 7408 7408

10
U2A U2B

10
U3A U3B

4
3 5 11 9

PR

PR
J Q J Q 3 5 11 9

PR

PR
1 13 Q1 J Q J Q
CLK Q0 CLK 1 13
2 6 12 7 CLK Q2 CLK Q3

CL

CL
K Q K Q 2 6 12 7

CL

CL
74LS112 74LS112 K Q K Q

15

14
74LS112 74LS112

15

14
notCL

notCLK

Q[3..0]

Q2 Q3
Q0 Q1

Title
<Title>

Size Document Number Rev

A <Doc> <Rev Code>

Date: Monday , Nov ember 22, 2010 Sheet 1 of 1

Context Signal Value0ns 5000ns 10000ns 15000ns 20000ns 25000ns 30000ns 35000ns 40000ns 45000ns 50000ns

SCHEMATIC1 EN 'U'
SCHEMATIC1 H 'U'
SCHEMATIC1 notCLK 'U'
SCHEMATIC1 notCL 'U'
SCHEMATIC1 Q X X0 1 2 3 4 5 6 7 8 9 A B C D E F 0 1 2 3
SCHEMATIC1 Q3 'U'
SCHEMATIC1 Q2 'U'
SCHEMATIC1 Q1 'U'
SCHEMATIC1 Q0 'U'

4) Modificar el circuito anterior para reconvertirlo en el contador módulo 10 de la práctica y

repetir el apartado anterior (añadir el terminal de clear externo para poder hacer un reset inicial).
U1A U1B U1C
1 4 9
EN
3 6 8
2 5 10

7408 7408 7408

H
10

U2A U2B
4

10

U3A U3B
4

3 5 11 9
PR

PR

J Q J Q 3 5 11 9
PR

PR

1 13 Q1 J Q J Q
CLK Q0 CLK 1 13
2 6 12 7 CLK Q2 CLK Q3
CL

CL

K Q K Q 2 6 12 7
CL
CL

74LS112 74LS112 K Q K Q
15

14

74LS112 74LS112
15

14

notCLK

Q[3..0]

Q2 Q3
Q0 Q1

7420 5
U1D 4
12 6
11 2
13 1
U6A
7408
notCL

Title
<Title>

Size Document Number Rev

A <Doc> <Rev Code>

Date: Tuesday , Nov ember 23, 2010 Sheet 1 of 1

 Context Signal Value0ns 5000ns 10000ns 15000ns 20000ns 25000ns 30000ns 35000ns 40000ns 45000ns 50000ns

SCHEMATIC1 EN 'U'
SCHEMATIC1 H 'U'

SCHEMATIC1 notCLK 'U'

SCHEMATIC1 notCL 'U'

SCHEMATIC1 Q X X0 1 2 3 4 5 6 7 8 9 A0 1 2 3 4 5 6 7 8 9
SCHEMATIC1 Q3 'U'

SCHEMATIC1 Q2 'U'
SCHEMATIC1 Q1 'U'

SCHEMATIC1 Q0 'U'