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Les circuits logiques programmables FPGAs
Jean-Luc Danger
page 1 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs
PLAN
Place des FPGAs dans les Filières technologiques

Architectures de la logique
Architectures des blocs embarqués
Architectures d'interconnexion
Architectures de configuration
Méthodes de développement
Page 1
Filières technologiques
Hardware Software
programmes
Circuits personnalisés Circuits "sur étagères"

Microprocesseur,
ASICs PLDs DSP,
Microcontrôleur,
Full custom Standard Cell Gate arrays EPLD FPGA Mémoire
ASSP
Mise sur le marché

Circuits programmables :
PLD "Programmable Logic Devices"
FPGA, EPLD
fait
Altera, Xilinx, Actel,Lattice
c11 c10 c12 c8
X10 F15
X5 F13
X13 c5 c10 c4 c8
F11
X2
X11
X4
c9 c14 c12 c8
F9
F7
F5 • Circuit avec interconnexion et cellules
algorithme
c7 c14 c4 c8
F3
X3 F1
programmables.
c13 c6 c12 c8
X9 F14
X6 F12
c3 c6 c4 c8
X14 F10
X1 F8
c15 c2 c12 c8
X8 F6
X7
X15
X0
c1 c2 c4 c8
1/2
F4
F2
F0 • Mémoire interne de programmation
A faire Synchro
PIXELS
9 • Circuit "sur étagères" testé.

PERMUTATION
CONVERTER
CLIP
PARALleL
• Coût de développement faible

&
SERIAL
16
ROUND
32 32
16
TRANSPOSTION
• Coût à la pièce élevé à fort volume

MEMORY
architecture
256x16 bits
CONTROL
8 COMMANDS SERIAL
UNIT OPERATIVE
PART
PERMUTATION
• Performances à priori + faibles

CONVERTER
PARALleL
SERIAL
16
32 32
ROUND 16
12
• Utilise les dernières technologies
DCT TERMS
netlist
Page 2
PLD : FPGA et EPLD
cellule Bloc embarqué

FPGA :
• Circuit de type "Gate Array" E/S
• Matrice de "cellules"
• Facilement extensible
• Quelques millions de portes
• Performants
>500MHz (Virtex5 et StratixIII)
PAL
PAL PAL
PAL
...
EPLD :
PAL PAL
• Circuit à base de "macrocellules" PAL PAL
...
...
• Dédié uniquement au contrôle PAL PAL
macrocellule PAL PAL
Architecture générique d'un FPGA
3 plans virtuels superposés :
cellule Logique interconnexion programmation
E/S
Bloc embarqué
Surface environ de 20 à 50 fois plus grosse qu'un ASIC à fonction identique dans
une même technologie
Page 3
Comparaison multi-critères ASIC/FPGA
Coût à la pièce (dépend du volume)
FPGA consommation
vitesse
ASIC
Temps de
développement robustesse
flexibilité sécurité
interfaçage
Blocs ASICs dans les FPGAs
RAM
CPU embarqué
Co-proc
3
IP soft
CPU RAM
Co-proc Co-proc
2 RAM
1
Page 4
Marché des FPGAs
$ 1285M
$1726M
PLAN

Page 5
Comment générer une fonction logique quelconque?
La LUT
Fonction à 2 entrées : f(A
f(A11,A
,A0)0) =
= f(0,0)A
f(0,0)A11A
A00 +
+ f(0,1)A
f(0,1)A11A
A00 +
+ f(1,0)A
f(1,0)A11A
A00 +f(1,1)A
+f(1,1)A11A
A00
Mémoire 4 bits : dd =
= dd00A
A11A
A00 +
+ dd11A
A11A
A00 +
+ dd22A
A11A
A00 +
+ dd33A
A11A
A00
A0 LUT= Look Up Table = mémoire

A1
entrées = bits d'addresse F(A1,A0)=d= A1A0 + A1A0
OUT
LUT d0=0 d2=1
d1=1 d3=0
DFF pour la logique séquentielle

Architecture d'une LUT

In 0
In 1
In 2
LUT 4 Out entrées
In 3
In 0 In 0 In 1 In 2 In 3
In 1
In 2
SRAM
configuration
In 3 SRAM
SRAM
SRAM
SRAM
SRAM
Out
Points de configuration
Multiplexeur 2 vers 1
Page 6
Combien d'entrées/LUT ?
interconnexion Nb LUTs NB LUT sur le chemin critique

Temps critique
Elias Ahmed, Jonathan Rose: The effect of LUT and cluster size on deep-submicron FPGA performance and
density. IEEE Trans. VLSI Syst. 12(3): 288-298 (2004)
Cellule à LUT : ALTERA Cyclone II
• mode normal
Page 7
Cellule à LUT : ALTERA Cyclone II
• mode arithmétique
Evolution du nombre d’entrées des LUTs
Silicon Area (Cost)

Relative Cost, Delay
Lower Cost
Adaptive LUT Cost
Logic Delay
2 3 4 5 6 7
LUT size
Source : ALTERA
Page 8
XILINX Virtex5 : LUT6
A6
A5
A4
A3 LUT5
A2
A1
O6
2 sorties
O5
LUT5
Configuration en 1 LUT6 ou 2 LUT5
ALTERA Adaptive Logic Module (STRATIXII)
1 Comb.
2 Logic
Reg
Adder
ALM Inputs
3
4
5
6
Adder
7 Reg
8
ALM
Page 9
StratixII : Configurations ALM
ALM
ALM
5-LUT
5-LUT
3-LUT ALM
ALM 4-LUT ALM
4-LUT
6-
7- LUT(1)
LUT(1) 4-LUT
ALM 6-
ALM
LUT(1)
5-LUT
6-LUT
5-LUT
Cellule FPGA : MUX
Equivaut à une LUT dans une technologie non volatile

Un combinaison de MUX permet d'avoir un grain de
calcul plus fin (donc une surface réduite).
Utilisé en général avec une technologie de
programmation non volatile
e0 mux
Points de e1
configurations e2
e3
a b sortie = a .b .e0 + a.b .e1 + a .b.e2 + a.b.e3

entrées
Page 10
Cellule à MUX(1)
cellule C famille AXcelerator de ACTEL
• Nombreuses combinaisons
• Logique pour l'arithmétique
• Cellule R (DFF) indépendante
• Technologie Antifusible
Cellule à MUX : ProASIC en mode combinatoire
Exemple : ProASICPLUS de ACTEL (technologie FLASH)
Exemple 1 : porte NAND à 3 entrées
Page 11
Cellule à MUX ProASIC : mode séquentiel
Exemple : ProASICPLUS de ACTEL (technologie FLASH)
Chemins de mémorisation
Exemple 2 : bascule D avec reset asynchrone
PLAN

Page 12
Taille des cellules
=>Nécessité des blocs gros grains embarqués
grain Fin gros grain Mixte

Tout est utilisé Utilisation optimale
Sous utilisation
Nécessité des mémoires
Besoins dans toutes les applications de traitement

• RAM multi-accès
- Exemple : FFT
• ROM
- Exemple : Coefficients de filtres
• LUT
- Cellule de calcul gros grain
- Pratique pour la synthèse de grosse machines à états
• FIFO
- Interface multicadence
Mais besoin de différentes tailles
Page 13
Type de mémoire
Distribuée
• Utilisation des LUTs
des cellules en mode
mémoire
Exemple : VirtexII 1 Slice = 2 LUT 4 entrées 1 mémoire 32 bits
Virtex2
Embarquée
• La mémoire est un
bloc spécifique
Embedded
Embedded Array
Array Block
Block
18Kbits
18Kbits
Type d'accès
• Exemple : Xilinx Virtex5

Each 18K Addr
Addr
AA Port A
33 36
36
66 Wdata
Wdata AA Rdata
Rdata AA
16Kx1, 8Kx2, 36Kb

36Kb
•2 independent read and write Memory
Memory
Array
Array
True dual-
dual-port 4Kx4, 2Kx9,
ports
Addr
Addr
B
36 B
36
Port B
36
1Kx18 Wdata
Wdata BB Rdata
Rdata BB
36
16Kx1, 8Kx2, •1 read & 1 write port

Simple dual-
dual-port 4Kx4, 2Kx9,
•Read AND write in 1 cycle
Pour FIFO
1Kx18, 512x36
16Kx1, 8Kx2, •1 read & 1 write port

Single-
Single-port 4Kx4, 2Kx9, •Read OR write in 1 cycle
1Kx18, 512x36 •Backwards compatible to V4
Page 14
Mémoire dans un ALTERA Cyclone II
4-Kbit Port A Port B
• 250-MHz DATA DATA
ADDR ADDR
• Synchrone WREN WREN
CLK CLK
• Vrai mode Dual-Port CLKENA CLKENA
• Simple mode Dual-Port OUT OUT
CLR CLR
Flexibilité
• Mode Mixed-Clock
• Mode Mixed-Width
• Mode Shift Register
• Mode Read-Only
• Byte Enables
Nécessité des blocs de calcul arithmétique
Besoinsforts pour toutes les applications de

traitement du signal
• Opérateur MACs (FIR, IIR, FFT,…)
• Opérations non linéaires
- Troncature, arrondi, saturation
• Précision des calculs entre 4 et 32 bits
- Rarement besoin des flottants
LesLUT ne peuvent réaliser que des additions rapides
• Multiplieur N.N => environ N2 LUTs 4 entrées
Page 15
Bloc multiplieur ALTERA Cyclone II
Multplieur 18x18 configurable en 2 multiplieurs 8x8
Exemple : ALTERA StratixIII DSP block
Basic Multiplier
Cascade Modes
Modes
Optional RND & SAT Unit
++
- -
Output Register Unit
• Input Cascade
Input Register Unit
Optional Pipelining
Output Multiplexer
• 8 x (9x9)
144
+-Σ R + 72 • 6 x (12x12) • Output Cascade
• 4 x (18x18) Rounding
+-
• 2 x (36x36) • Unbiased and
R
• 2 x complex Biased
(18x18)
Saturation
Sum Modes
Optional RND & SAT Unit
++
- -

Output Register Unit
• 4 x Sum of Two• Asymm and

Input Register Unit
Optional Pipelining
Output Multiplexer
144 (18x18) Symmetrical

+-Σ R + 72
• 2 x Sum ofFour
Barrel Shifter
(18x18)
+-
• Arithmetic,
Accumulation
R
Logical and
• 2 x Acc Rotation
Page 16
Nécessité de blocks de gestion d'horloge
Problèmes
• Skew d'horloge
- Du à la forte charge et la longueur des lignes
• Fréquence interne différente de la fréquence externe
- Nécessité d'un asservissement fréquence
• Besoin de plusieurs horloges corrélées
Solutions 2 niveaux :
• Interconnexion
- lignes dédiées pour les horloges
• Bloc dédié à la génération :
- Asservissement sur l'extérieur
- Compensation du skew d'horloge
- Multiplication ou division
Synthèse d'horloge fout= P/Q fin
Principe de génération d'horloge
Système asservi en fréquence sur une oscillateur

externe erreur de phase
• PLL
CLK_ref
filtre
CLK_out
VCO /Q
f=P/Q fCLK_ref
/P
• DLL Frequence ajustable

CLK_ref
filtre
ligne à retard CLK_out
phase ajustable
Page 17
Bloc amélioré de génération d'horloge
Ajustement en fréquence et phase sur plusieurs

horloges
CLK_ref
filtre
VCO
/P
d1 CLK_out_1
d2 ligne à retard /Q1
CLK_out_2
/Q2
Cellule E/S
Cellule configurable
• De nombreux paramètres et standards d'interface
- Mode Terminaison simple
- Mode Différentiel
- Synchronisation avec les horloges
- Sérialisation/désérialisation
- Ajustement du Slew Rate
- Adaptation d'impédance
- Adaptation du retard
Tension d'alimentation spécifique
Page 18
Architecture cellule E/S
Mode simple
OE
DFF
OUT broche
Slew rate
DFF Impédance,
IN Retard
Les processeurs intégrés
Peu d'offre en IP Hard :

• XILINX VIRTEX : IBM PPC405
Beaucoup en Soft :
• Propriétaires
- XILINX : MicroBlaze 32 bits
- ALTERA : NIOS 32 bits
- LATTICE : MICO 32bits
- ACTEL+ARM : ARM7 32bits
• Libres. Exemples :
- 32 bits RISC :Leon (SPARC 32 bits)
- 8 bits CISC simple : 6502
Page 19
Blocs embarqués analogiques : ACTEL Fusion
SRAM / FIFO
Coeur FPGA
PA3
E/S
PLL/CCC
Flash
utilisateur
Securité Pompe de
Charge
Gestion ADC
Horloge
RTC, Xtal Osc.
E/S
Flash
analogiques
PLAN

Page 20
Principales topologies d'interconnexion
Matrice (ou Mesh)

Matrice hiérarchique (ou Island)
En arbre
Mixte Matrice/arbre
Topologie d'interconnexion en matrice
La plus classique
Boîte de connection
cellule Matrice de commutation
Canaux de routage
Page 21
La matrice de commutation
Nombreuses possibilités
0 1 2 3 0 1 2 3 0 1 2 3
3 3 3 3 3 3
2 2 2 2 2 2
1 1 1 1 1 1
0 0 0 0 0 0
0 1 2 3 0 1 2 3 0 1 2 3
DISJOINT UNIVERSEL WILTON
La boîte de connexion
Les points de configuration des entrées sont en log(N) pour N entrées

entrées sorties
mux
Point de configuration
cellule
Page 22
Topologie de type matrice hiérarchique
La plus répandue cellule Groupe de cellules

(CLB,LAB,cluster,…)
Connexions niveau 0
Canaux de routage
Connexions niveau 1
CLB : "Configurable Logic Block"

LAB : Logic Array Block
Taille des clusters
Un grande taille de cluster facilite

les contraintes de timings :
=> taille d'au moins 8
Taille du FPGA pour différentes tailles de LUT et cluster

Elias Ahmed, Jonathan Rose: The effect of LUT and cluster size on deep-submicron FPGA performance and
density. IEEE Trans. VLSI Syst. 12(3): 288-298 (2004)
Page 23
Exemple de clusters
Slice
LUT
Slice
Virtex5 : CLB = 2 slices * 4 LUT6 StratixIII : LAB = 8 ALM

Matrice : interconnexions segmentées
CLB CLB CLB CLB
Canal de 4 lignes de longueur 1
Canal de 2 lignes de longueur 2
Canal de longueur 4
Un canal faisant toute la largeur sert pour les signaux globaux (horloge, reset,…)
Page 24
Effet de la segmentation : gain en vitesse
1 hop = passage par un commutateur Intra-LAB

1 Hop
2 Hop
3 Hop
XILINX XILINX ALTERA

Virtex 4 Virtex 5 StratixIII
Segmentation diagonale Segmentation très forte
Topologie en arbre
1 hop = passage par un commutateur
LUT
LUT4
LUT
Matrice 4x4 : Arbre base 4 :

Longueur max sans segmentation= 8 hops longueur max = 6 hops
Pour une matrice N2 cellules : Pour N2 cellules en base B:

longueur max =2N longueur max =2logB 2N + 2
Gain en interconnexion très intéressante mais la réalisation du layout est très difficile
=> Structure mixte en Matrice d'arbres
Page 25
PLAN

Programmation
Technologie interne
• Volatile : Mémoire SRAM. Un "bitstream" est stocké à
l'extérieur
- On parle de configuration car la reprogrammation est possible
• Nonvolatile :
- Mémoire FLASH
- Antifusible
Méthode de configuration pour SRAM
• Interface spécifique
• Configuration totale/partielle
• Sécurisation du transfert
Page 26
Technologies des commutateurs
Pass-transistor :
Peu coûteux
c
porte de transmission :
pas de limitation à Vdd-Vt
C C
c
Buffer 3-états : amplificateur
d
Technologies de programmation
SRAM,FLASH
Antifusible
Utilisés pour les FPGAs ACTEL AXcelerator
condensateur
• La programmation consiste à faire fondre l'isolant du condensateur. L'opération est

irréversible (programmation OTP)
• Excellente résistances aux rayons cosmiques (marché spatial)
Page 27
Interface de Configuration
• La configuration doit être systématiquement

PC effectuée au redémarrage des FPGA SRAM
mémoire de configuration contenant le "bitstream"
microcontrôleur
FPGA
CLP • port spécifique (série et/ou parallèle)
• port JTAG
Le FPGA peut être Maître (il pilote la configuration) ou Esclave
Exemple de configuration du Virtex5
Virtex-5 Modes Bus width in bits

1 8 16 32
Master Serial
Master SPI Flash
Maître Master Flash Up
Master Flash Down
Master SelectMAP
JTAG
Slave SelectMAP
Esclave
Slave Serial
série parallèle
Si échec de la configuration : essai avec un nouveau bitstream => "Fallback"
Page 28
PLAN

Flot de conception FPGA
Très similaire à celle des circuits ASICs :

spécifications
Différences :
1. Synthèse et P/R spécifique :
VERIFICATION
nombre
nombre de
de cellules
cellules figé
figé par
par circuit
circuit
PLACEMENT PROGRAMMATION
SAISIE SYNTHESE CONFIGURATION
ROUTAGE
Technologie
FPGA 2. Autonomie :
Téléchargement
Téléchargement du
du bitstream
bitstream
dans
dans le
le circuit
circuit
Contraintes
Page 29
Particularités des outils de Conception de
FPGAs
Outil de base : Saisie, synthèse, floorplan P/R, programmation +

• Simulation post compilation
• compilation incrémentale, top-down ou bottom-up
• Analyse de timing et de consommation
• Aide à l'analyse logique
• SoC design
• Bibliothèque d'IPs paramétrables
• Choix des styles de synthèse (e.g. synthèse en mémoire DFF ou
RAM,…)
• Ligne de commande pour automatisation
• Liens avec outils EDA
• Retiming
Un outil de simulation Verilog ou VHDl est nécessaire pour
compléter ce flot
Le FPGA utilisé : cyclone II
Logic M4K Total 18x18 Maximum

Device Element Memory Memory Embedded PLLs User
s Blocks Bits Multipliers I/O Pins
EP2C5 4,608 26 119,808 13 2 142
EP2C8 8,256 36 165,888 18 2 182
EP2C20 18,752 52 239,616 26 4 315
EP2C35 33,216 105 483,840 35 4 475
EP2C50 50,528 129 594,432 86 4 450
EP2C70 68,416 250 1,152,000 150 4 622
Page 30

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Les circuits logiques programmables FPGAs

page 1 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Place des FPGAs dans les Filières technologiques

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Circuits personnalisés Circuits "sur étagères"

Mise sur le marché

9 • Circuit "sur étagères" testé.

• Coût de développement faible

• Coût à la pièce élevé à fort volume

• Performances à priori + faibles

cellule Bloc embarqué

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Architecture générique d'un FPGA

3 plans virtuels superposés :

cellule Logique interconnexion programmation

Blocs ASICs dans les FPGAs

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page 9 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Place des FPGAs dans les Filières technologiques

page 10 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

A0 LUT= Look Up Table = mémoire

DFF pour la logique séquentielle

Architecture d'une LUT

interconnexion Nb LUTs NB LUT sur le chemin critique

page 13 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Cellule à LUT : ALTERA Cyclone II

page 14 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

page 15 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Evolution du nombre d’entrées des LUTs

Silicon Area (Cost)

Adaptive LUT Cost

Configuration en 1 LUT6 ou 2 LUT5

page 17 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

ALTERA Adaptive Logic Module (STRATIXII)

page 19 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Cellule FPGA : MUX

Equivaut à une LUT dans une technologie non volatile

a b sortie = a .b .e0 + a.b .e1 + a .b.e2 + a.b.e3

page 20 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

cellule C famille AXcelerator de ACTEL

page 21 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Cellule à MUX : ProASIC en mode combinatoire

Exemple : ProASICPLUS de ACTEL (technologie FLASH)

Exemple 1 : porte NAND à 3 entrées

page 22 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Exemple : ProASICPLUS de ACTEL (technologie FLASH)

Exemple 2 : bascule D avec reset asynchrone

page 23 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Place des FPGAs dans les Filières technologiques

page 24 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

grain Fin gros grain Mixte

page 25 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Nécessité des mémoires

Besoins dans toutes les applications de traitement

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page 27 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

• Exemple : Xilinx Virtex5

16Kx1, 8Kx2, 36Kb

16Kx1, 8Kx2, •1 read & 1 write port

16Kx1, 8Kx2, •1 read & 1 write port

page 28 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

page 29 Dpt COMELEC / Groupe SEN ELEC 222 Architectures et FPGAs

Nécessité des blocs de calcul arithmétique