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Conversin Analgica/Digital

11.1 Introduccin. Misin del convertidor analgico/digital La salida de los sensores, que permiten al equipo electrnico interaccionar con el entorno, es normalmente una seal analgica, continua en el tiempo. En consecuencia, esta informacin debe convertirse a binaria (cada dato analgico decimal codificado a una palabra formada por unos y ceros) con el fin de adaptarla a los circuitos procesadores y de presentacin. Un convertidor analgico-digital (CAD) es un circuito electrnico integrado cuya salida es la palabra digital resultado de convertir la seal analgica de entrada. La conversin a digital se realiza en dos fases: cuantificacin y codificacin. Durante la primera se muestrea la entrada y a cada valor analgico obtenido se asigna un valor o estado, que depende del nmero de bits del CAD. El valor cuantificado se codifica en binario en una palabra digital, cuyo nmero de bits depende de las lneas de salida del CAD. Estos dos procesos determinan el diseo del circuito integrado. En la prctica, el proceso de conversin est sujeto a numerosas limitaciones resultado de los procesos de fabricacin. Las ms relevantes son el tiempo de conversin y la finitud del nmero de estados de salida. La conversin involucra un tiempo y, en consecuencia, supone una incertidumbre que limita la velocidad mxima de la entrada. Los valores discretos del proceso de cuantificacin llevan consigo un error y una limitacin de resolucin del circuito. La eleccin del CAD en un diseo electrnico depender de la adaptacin de sus rasgos a los requerimientos de la aplicacin. El captulo se estructura como sigue. En el primer apartado se exponen los principios operativos mediante ejemplos de operacin de CADs. El segundo apartado tiene por fin exponer los tipos ms comunes de CADs, el de doble rampa y el de aproximaciones sucesivas. En el tercer apartado se analizan los parmetros o caractersticas de un circuito integrado genrico. Finalmente, en el apartado 4 se selecciona un CAD en un diseo electrnico.

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11.2 Principios operativos de los CADs. Ejemplos de operacin y parmetros estticos En un CAD de N bits hay 2N estados de salida y su resolucin (porcin ms pequea de seal que produce un cambio apreciable en la salida) se expresa como 1/2N (una parte en el nmero de estados). Con frecuencia la resolucin se expresa a partir del margen de entrada del convertidor para definir el intervalo de cuantizacin o espacio de 1 LSB (Least Significant Bit; bit menos significativo).
1LSB = q = M arg en 2N

La figura 1 representa la respuesta de un convertidor A/D de 3 bits a una entrada analgica senoidal de 1 kHz de frecuencia, valor medio 5 V y valor cresta a cresta de 10 V, coincidentes con el margen de entrada. En ella se observan los 23=8 estados de la salida, correspondientes a los cdigos binarios desde el 000 al 111. Cada intervalo de cuantizacin tiene una anchura de 10 (V)/8 (estados)=1,25 V. La figura 2 representa la respuesta del convertidor con un bit ms. Se observa en ella el aumento de la resolucin, ahora con 16 estados, que permite aproximar la seal digitalizada a la analgica original. El intervalo de cuantizacin es en este caso la mitad, y la resolucin es el doble.

111 110 101 100 011 010 001 000 q=1,25 V

Fig. 1. Digitalizacin de una seal analgica por un convertidor A/D de 3 bits. Se observan los 8 estados de cuantizacin de 1,25 V de anchuray los lmites de cada intervalo de cuantizacin en ordenadas.

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Fig. 2. Digitalizacin de una seal analgica por un convertidor A/D de 4 bits (16 estados).

El CAD es un dispositivo no lineal, por lo que no tiene sentido la consideracin de funcin transferencia. Su relacin entrada-salida viene dada por una caracterstica escalonada. La figura 3 representa caracterstica ideal de un CAD de 3 bits. En ella se consideran los puntos de decisin situados en el centro de cada intervalo de cuantizacin (1/2 LSB).
Cdigos de salida 8 7 q 111 110 Margen de entrada 101 100 011 010 001 0 000
1,25 2,5 3,75 1/8 FE 1/4 FE 5 6,25 7,5 8,75 10 7/8 FE

Curva ideal (lineal) Curva terica

1 LSB

Entrada (V)

Fig. 3. Curva de transferencia de un CAD de 3 bits con cuantificacin uniforme. Los puntos de decisin se sitan en la mitad de cada intervalo de cuantizacin. Se ha supuesto un FE=10 V.

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Los puntos de decisin pueden considerarse en los extremos o en los centros de cada intervalo de cuantificacin. Por ejemplo, en el caso de los 8 estados anteriores, si las transiciones se dan en los extremos, la ltima se dara en el estado 7, que correspondera a una tensin de entrada de 7 1,25 V = 8,75 V. Esto es igual que hacer 10 1,25 V, que resulta a su vez de la generalidad:
M arg en q = M arg en M arg en 2
N

1 = M arg en1 N 2

Para este mismo caso de de 8 estados, si las transiciones se dan en los puntos centrales de los intervalos, entonces, la ltima transicin se da en el punto de decisin correspondiente al estado 7 + q/2 = 7 1,25 + 0,125 = 8,875 V. En general, se da en el punto:
M arg en q / 2 = M arg en M arg en 2
N +1

1 = M arg en1 N +1 2

Esta expresin puede verse tambin como:

1 M arg en q / 2 = 2 N q q / 2 = 2 N q 2

La grfica caracterstica resume las especificaciones estticas del proceso de conversin de un CAD. A continuacin se exponen las limitaciones dinmicas de estos circuitos como consecuencia del proceso de muestreo de la seal analgica a convertir. 11.3 Muestreo de seales analgicas. Teorema de Shannon Al muestrear una seal de entrada, el CAD almacena su valor analgico en instantes de tiempo fijos y equiespaciados (periodo de muestreo) determinados por el circuito de muestreo y retencin (Sample and Hold, S&H circuit). Si la informacin que porta la seal no experimenta cambios bruscos se puede muestrear a frecuencia baja sin temor a perder informacin crucial de la seal. Sin embargo, segn muestra la figura 4, si la seal de inters flucta con velocidad, una velocidad de muestreo baja conlleva prdida de informacin cuando se trata reproducir la seal original a partir de las muestras (cuantificacin). En estos casos es necesario muestrear con mayor velocidad para asegurar la reproduccin fiel de la seal capturada.

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Fig. 4. Muestreo a baja frecuencia de la salida de un sensor de alta velocidad.

A continuacin, se exponen distintos tipos de CADs, cuyos diseos determinan las caractersticas del circuito integrado y, consecuentemente, sus mbitos de aplicacin. 11.4 CAD de doble rampa En los convertidores de rampa se convierte la tensin analgica de entrada en el intervalo temporal que dura la descarga de un condensador, para luego convertir esta magnitud en una salida digital. La figura 5 muestra el esquema interno del circuito. Este circuito es muy lento pero muy preciso; se utiliza generalmente en medidas lentas que requieran precisin, como por ejemplo en los multmetros digitales. Veamos el funcionamiento para una entrada analgica unipolar, para Va>0 y -Vref<0. Inicialmente se pone el contador en modo decreciente con todas sus salidas a 1 y el integrador se pone a cero (cortocircuitando el condensador mediante un circuito adicional que se omite para mayor sencillez), y se conecta el interruptor S a la tensin analgica que se va a convertir, Va. La salida de la puerta NOR es 0 y Q=1. La salida del integrador es una rampa de ecuacin:
v0 (t ) = Va t ; = RC

Esta salida se mantiene hasta que todos los bits del contador hayan cado a cero, segn muestra la figura 6. Como la rampa es decreciente, la tensin diferencial en el AO comparador es positiva, y su salida es un nivel alto, que habilita el paso de la seal de reloj por la puerta AND. En consecuencia, esta rampa decreciente tiene siempre la misma duracin, T1=2NTclk, para cualquier tensin analgica a convertir.

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Q=1 Va -Vref Q=0 S R

+
Vo

1 Q J K B0 B1 B2 ... BN-1

Tclk Contador binario ascendentedescendente

Fig. 5. Esquema interno de un CAD de doble rampa de N bits. Se han omitido las tensiones de alimentacin de los amplificadores operacionales para tener una mayor simplicidad en el circuito.

vo
T1 T2

111...1 -Va1/RC -Vref/RC ascendente

vo(T1)

-Va2/RC descendente 000...0

Fig. 6. Grficas en el proceso de conversin de doble rampa. La rampa descendente siempre dura lo mismo y determina el punto de comienzo de la rampa ascendente. La duracin de esta est relacionada con el valor analgico a convertir.

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Cuando todas las salidas del contador son nulas (cuando ha finalizado la cuenta decreciente) la salida de la puerta NOR se pone a 1 y Q=0; pasndose a integrar la tensin de referencia, para cualquier tensin a convertir. La ecuacin del integrador es en este caso:
vo (t ) = vo (T1 ) + Vref

(t T1 ) = Va

T1 +

Vref

(t T1 )

Esta rampa creciente termina en el instante T2, cuando la salida del integrador es nula, la tensin diferencial del comparador se anula y su salida pasa a cero, inhibindose el reloj. En este instante:
0= Vref Va V T1 = 2 N Tclk T1 + (T2 T1 ) T2 T1 = a 2 N Tclk Vref

Esto significa que el intervalo de tiempo T2-T1 es proporcional al periodo de reloj. La constante de proporcionalidad es el nmero de impulsos o cuentas transcurridas hasta que se anula la salida del integrador. Este nmero decimal permite obtener la palabra digital al codificarlo en binario:
T2 T1 = Va 2 N Tclk V ref 1 24 4 3
cte.

Por ejemplo, en un CAD de doble rampa de 12 bits con RC=10 ms, Tclk=1 s, Vref=10 V; al convertir una tensin analgica se obtiene T2-T1=2,5 ms. En consecuencia, el nmero de impulsos de reloj (periodos de reloj) equivalentes a este tiempo resulta:
impulsos = T2 T1 2,5 ms = 3 = 2500 Tclk 10 ms

Este nmero decimal codificado en binario con 12 bits es la palabra digital que resulta en la salida del CAD, 1001 1100 0100. Para este ejemplo, el tiempo que dura la rampa decreciente es:
T1 = 212 Tclk = 4,096 ms

Para obtener la tensin analgica equivalente a esta palabra digital se aplica la ecuacin de la rampa creciente:
Va = T2 T1 2 Tclk
N

Vref =

2,5 ms 10 V = 6,103515625 V 4,096 ms

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Los CADs que integran la seal de entrada pueden rechazar las interferencias que contaminan la seal de inters. stas suelen derivar de la red, por lo que se escoge un mltiplo de dicha frecuencia como periodo de integracin con el fin de eliminarlas. 11.5 CAD de aproximaciones sucesivas Es el ms comn en convertidores integrados cuando la exactitud requerida no es determinante, ya que su diseo supone un equilibrio entre velocidad y complejidad. Se caracteriza por incluir un registro de aproximaciones sucesivas (SAR; Sucesive Approximation Register) que contiene las distintas aproximaciones de la palabra digital. La figura 7 muestra el esquema interno de un CAD de aproximaciones sucesivas de 8 bits. En ella se aprecia el SAR y la cadena de biestables tipo D, encargados de propagar un 1 de forma cclica, desde que D8 recibe el impulso de disparo que inicializa la conversin. Va 3,7 5

CDA
Registro de salida

SAR
Q7 S7 clkC7 Q6

... Q0 ... ... S6 clkC6 ... S0 clkC0

... ... ... ... D8 Q8 clk D7 Q7 clk D6 Q6 clk ... ...

Fig. 7. CAD de aproximaciones sucesivas de 8 bits; esquema interno.

... ...

D0

Q0 clk

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El funcionamiento se ilustra convirtiendo a digital una tensin analgica de 3,7 V sobre un fondo de escala en la entrada de 10 V. Inicialmente se pone a 1 el bit ms significativo, Q7=1, manteniendo a cero el resto, y antes de llegar el impulso de disparo a D8, todos los flip-flop D ofrecen salida nula. Se convierte a analgica la palabra digital resultante (10000000) y se compara con la seal a convertir (3,7 V). Como la tensin equivalente a la palabra digital (5 V) es superior, la salida del comparador es un 1; C7=1 como resultado de la propagacin del 1 por la cadena D. Entonces Q7=0 y Q6=1; se convierte a analgica la palabra digital y as sucesivamente hasta que el 1 se ha propagado 8 veces por la cadena D. La tabla 1 muestra el proceso completo de conversin en los 8 ciclos de reloj que transcurren hasta el fin de conversin. ste se suele anunciar por un terminal dispuesto a tal efecto.
Pulso Palabra digital (Qi) Fraccin de estado-Tensin aproximada 0, inicio 10000000 (128/256)*10=5>3,7 Bits del SAR afectados

1 2 3 4 5 6 7 8

01000000 01100000 01010000 01011000 01011100 01011110 01011111 01011110

(64/256)*10=2,5<3,7 (96/256)*10=3,75>3,7 (80/256)*10=3,125<3,7 (88/256)*10=3,4375<3,7 (92/256)*10=3,59375<3,7 (94/256)*10=3,671875<3,7 (95/256)*10=3,7109375<3,7

Q7=0 y Q6=1 Q6=1 y Q5=1 Q5=0 y Q4=1 Q4=1 y Q3=1 Q3=1 y Q2=1 Q2=1 y Q1=1 Q1=1 y Q0=1 Q0=0, fin conversin

Tabla 1. Conversin de la tensin una entrada de 3,7 V.

Este mtodo de conversin es til cuando la resolucin no es un parmetro que limite en exceso el diseo, ya que ofrece velocidad a bajo coste con resoluciones de 8, 10, 12, 14 y 16 bits. El tiempo de conversin resulta de multiplicar el nmero de bits ms 1 por el periodo del reloj, que suele ser interno al circuito integrado, aunque existen modelos que permiten emplear reloj externo. Esto se debe a que la palabra digital final no pasa al registro de salida hasta el siguiente flanco de reloj, en el que tambin se informa del fin de la conversin. Por ejemplo, para un periodo de reloj de 1s, los tiempos de conversin son de 9 s y 13 s para resoluciones de 8 y 12 bits, respectivamente. El proceso de conversin es propio de un circuito realimentado, en el que se compara la seal a convertir con los distintos acercamientos de la palabra digital; por lo que a veces se le denomina convertidor con realimentacin. 11.6 CAD de arrastre o servoconvertidor Tambin llamados de tipo tracking, estos circuitos integrados presentan tambin una configuracin con realimentacin. La figura 8 presenta un esquema interno caracterstico. En ella se aprecia el contador ascendente-descendente, que determina la aproximacin digital de la tensin analgica de entrada. En principio se pone el contador a cero. El contador se incrementa segn le llegan impulsos de reloj. La cuenta digital se va convirtiendo en analgica en el CDA y es comparada con la entrada. Mientras el resultado de la conversin D/A sea menor que la

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entrada, el comparador ofrece salida de nivel alto y contina la cuenta ascendente (Up). Cuando la salida del CDA supera a la entrada, la salida del comparador pasa a nivel bajo, la cuenta disminuye en una unidad (Down). Ahora la salida del comparador ser otra vez un nivel alto, la cuenta aumenta una unidad, la salida del CDA supera a la entrada y, as sucesivamente. Es decir, el circuito entra en un ciclo de indecisin digital, oscilando la cuenta en 1, en torno al valor correcto. Es decir, una vez la salida del CDA haya alcanzado a la entrada, cualquier pequeo cambio que se produzca en sta es seguido con rapidez por el circuito, contando o descontando; de ah la analoga con el funcionamiento de un servosistema. Como en estas situaciones se produce un seguimiento (tracking) de la entrada, no hace falta introducir como etapa previa un circuito de muestreo y retencin (S&H).

clk U/D

Contador ascendentedescendente

MSB ... LSB

Palabra digital

...
+

CDA
Vref Va

Fig. 8. Servoconvertidor o CAD de arrastre.

El tiempo de conversin aumenta proporcionalmente al nmero de cuentas. Es decir, existe un compromiso entre resolucin y rapidez. Sin embargo, para pequeas variaciones en la entrada, el circuito es rpido; por ello suele emplearse como CAD de arrastre. La mxima velocidad de la seal de entrada que puede seguir el circuito (SR; Slew Rate) viene limitada por el periodo del reloj (Tclk) y responde a la siguiente expresin:
SR = 1 LSB Tclk

11.7 CAD con comparadores en paralelo Este convertidor es muy rpido, ya que la conversin se realiza de forma simultnea y casi instantnea. La figura 9 muestra el esquema interno de un CAD de comparadores en paralelo de 3 bits. Sus elementos esenciales son la cadena de comparadores analgicos de alta velocidad y un codificador de prioridad. El tiempo de conversin viene determinado por la velocidad de los compradores y el codificador. Entre el codificador de prioridad y los comparadores suele intercalarse un registro (puede ser de biestables D) cuando la entrada vara rpidamente. El reloj que controla la transferencia de datos a travs de los registros determina pues la velocidad de la salida.

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Obsrvese que el circuito se complica conforme aumenta el nmero de bits. En el esquema de la figura 8, para 3 bits de salida se requieren 7 comparadores. Es decir, para N bits se requieren 2N-1 comparadores; por lo que la adicin de un bit casi duplica el nmero de comparadores. Adems, al aumentar el nmero de bits tambin es mayor la complejidad del codificador de prioridad. Un codificador es un dispositivo combinacional con n entradas y m salidas, tal que en un instante cualquiera slo una entrada toma el valor 1, para la que el circuito genera su cdigo digital de salida. El cdigo de salida ms frecuente es el binario. Los codificadores de prioridad prevn la posibilidad de que ms de una entrada o tecla de activacin estn activas simultneamente. Generalmente el circuito decide entre dos entradas simultneas escogiendo la mayor de ellas. La figura 10 muestra el smbolo de este dispositivo, que forma parte el CAD de comparadores para m=7 y n=3. Vre
f

R (7/8)Vref R (6/8)Vref R (5/8)Vref R (4/8)Vref R (3/8)Vref R (2/8)Vref R (1/8)Vref R Va

Fig. 9. Esquema interno de un CAD de comparadores en paralelo (CAD de tipo flash).
+ + + + + + +

E7

E6

E5
Codificador de prioridad

S2 S1 S0

E4

E3

E2

E1

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...

... n

Fig. 10. Smbolo de un codificador.

Esta configuracin suele emplearse para la linealizacin de transductores, empleando la caracterstica esttica del CAD. La tabla de verdad para el codificador de prioridad de CAD de la figura 10 (con 7 entradas y 3 salidas) se muestra en la tabla 2.
E7 0 0 0 0 0 0 0 1 E6 0 0 0 0 0 0 1 1 E5 0 0 0 0 0 1 1 1 E4 0 0 0 0 1 1 1 1 E3 0 0 0 1 1 1 1 1 E2 0 0 1 1 1 1 1 1 E1 0 1 1 1 1 1 1 1 S2 0 0 0 0 1 1 1 1 S1 0 0 1 1 0 0 1 1 S0 0 1 0 1 0 1 0 1

Tabla 2. Tabla de verdad del codificador de prioridad del CAD; 7 entradas y 3 salidas.

La operacin de este comparador es sencilla de mostrar mediante un ejemplo. Supongamos: Vref=8 V y Va=3,5 V. Entonces E1= E2= E3=1 (nivel lgico), con el resto a cero. Entonces, segn la tabla 2, S0=S2=1 y S1=0, que corresponde al cdigo binario del nmero decimal 3. Este mtodo de conversin suele denominarse por secciones, al quedar clasificada la entrada analgica en un margen determinado por las tensiones umbrales de los comparadores. Obviamente, la conversin es ms fina, posee ms resolucin, cuanto ms pequeas sean las secciones. Estos CAD suelen denominarse de tipo flash, por la velocidad que suelen alcanzar, hasta cientos de MHz los ms rpidos actualmente. En los modelos comerciales, la salida de cada uno de los comparadores se almacena en un circuito de cerrojos (latches), antes de pasar al codificador de prioridad. La adicin de un bit duplica aproximadamente el nmero de comparadores. Adems, el nmero de puertas que requiere la lgica digital aumenta con el nmero de comparadores en un orden de Nlog (N), siendo N el nmero de comparadores. En consecuencia, estos modelos se emplean slo en aplicaciones que requieran alta velocidad.

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8 Convertidores sigma-delta Son apropiados para aplicaciones con requisitos de resolucin elevados (hasta 21 bits en algunos modelos) que involucren frecuencias bajas-medias (audio y voz entre 10 Hz y 100 kHz). El esquema de la figura 11 muestra la estructura interna de este circuito.
Entrada + Mix

Integrador

+ -

Filtro y diezmador

N bits

clk
CDA

Fig. 11. Diagrama de bloques de un convertidor sigma-delta.

El comparador de alta velocidad compara la salida del integrador con cero. El CDA de 1 bit toma el 0 el 1 de la salida del comparador y genera una tensin analgica que se resta a la seal de inters. La diferencia es integrada y comparada con cero. Por ejemplo, para una entrada positiva, la salida del comparador es una secuencia de 1 hasta que la salida del comparador pasa por cero. Cuanto ms positiva sea la entrada mayor es la serie de 1 producida. Para entrada nula, en la salida del comparador se alternan los 1 con los 0. En este circuito la frecuencia de muestreo puede ser muy elevada comparada con la de la seal de entrada, por lo que el filtro antialiasing es muy simple. Tampoco es necesario el circuito S&H. 11.9 Parmetros de un CAD genrico 11.10 Ejemplo de diseo Referencias

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