XilinxTM CORE GeneratorTM

Ingeniero Hctor Herminio Bayona Acevedo

Universidad Tecnolgica de la Mixteca Ing_bayona@hotmail.com

Abstract. Actualmente el diseo e implementacin de nuevos circuitos y sistemas digitales cuenta con una amplia gama de herramientas asistidas por computadora que permiten optimizar dichos diseos de una manera ms eficaz, permitindonos tener un mayor aprovechamiento de sus recursos. En este tutorial se describe el funcionamiento de una potente herramienta de Xilinx, llamada Core generator, esta herramienta de diseo nos ofrece ncleos parametrizables optimizados para los FPGAS de Xilinx.

1 Introduccin
El sistema CORE Generator es una potente herramienta de diseo que nos permite parametrizar y optimizar ncleos para los FPGAS de Xilinx. Esta herramienta nos brinda una amplia variedad de funciones e instrucciones predefinidas, mismas que varan en su nivel de complejidad, desde simples operadores aritmticos como sumadores, acumuladores y multiplicadores hasta la construccin de bloques para sistemas como filtros, memorias, FIFOs,etc. Para cada ncleo que este genera. CORE Generator produce un formato de intercambio de datos electrnicos (EDIF),una lista de conexiones ( archivo EDN), una plantilla VERILOG (VEO) que contiene un archivo Verilog (V), y/o un archivo de plantilla VHDL (VHO) que contiene un archivo VHDL(VHD),.Tambin crea uno o ms archivos NGC y NDF. Cabe mencionar que los archivos NGC solo se crean para ciertos ncleos. Los archivos EDN y NGC contienen informacin requerida para la implementacin de un modulo en el FPGA de Xilinx. Los archivos Asy y XSF nos permiten integrar el modulo hecho en COORE Generator dentro de un diseo esquemtico para ISE (utilizando ECS). La figura 1.1 muestra de manera completa el flujo diseo en COORE Generator. Las regiones encerradas en gris nos muestran las porciones del diseo que estn directamente asociadas con COORE Generator. Del lado izquierdo tenemos los archivos EDN, VEO, VHO generados por COORE
Generator. En el lado derecho se muestran las libreras fuente que son creadas o actualizadas durante la instalacin de actualizaciones de COORE Generator e IP module.

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Fig. 1.1 Flujo de diseo Core Generator

2 Acerca de CORE Generator

COORE Generator ofrece un catalogo de arquitectura especifica, dominio especifico (integracin , conectividad y DSP) y mercado IP especifico( Automotriz,, consumo, Mil/Aero, Comunicaciones, AVB,etc.).Estas funciones IP personalizables por el usuario varan segn la complejidad de las funciones comnmente utilizadas, tales como memorias y FIFOs, a la construccin de bloques a nivel de sistema, tales como filtros y transformadores. Utilizando estas funciones IP se pueden ahorrar de das a meses en tiempo de diseo. El altamente optimizado IP permite a los diseadores de FPGA a concentrar sus esfuerzos en la construccin de diseos ms rpidamente, ayudando a llevar dichos diseos al mercado en menor tiempo. La IP del CORE Generator incluye: -Bloques de construccin. Memorias y FIFOs Operadores aritmticos (sumadores, complejos, etc. ) Operadores en punto flotante -Depuracin y verificacin Controladores Pro integrados ChipScope Logic Analyzer integrado Entradas/salidas virtuales.

acumuladores,

multiplicadores,

multiplicadores

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-Caractersticas de la arquitectura de los FPGA Clocking Wizard (asistente de tiempos) Generador de interfaz de memoria (MIG) RocketIO Multi-Gigabit Transceivers (MGTs) Asistente de monitoreo del sistema -Conectividad Interfaces de bus estndar tales como PCI y PCI-X Interfaces de red tales como Ethernet, SPI-4.2, RapidIO, CAN y PCI EXPRESS -Funciones DSP Compilador DDS, FIR, FFT, etc. Correccin de errores IP progresivos tales como Reed-Solomon Decoder and Encoder, Viterbi Decoder, etc. -Procesamiento de imgenes y video Convertidores Color-space Matriz de conversin de colores, matriz de interpolacin de filtro del color,procesamiento de imgenes de canalizacin, etc. -Automotriz e Industrial CAN Ethernet AVB -Telecomunicaciones Diez Gigabit Ethernet MAC Tri-modo Ethernet MAC, etc. -Wireless Codificador/ decodificador de canal LTE, Buscador 3GPP,etc. CPRI, OBSAI y Serial Rapid IO -Ip especificas del catalogo de Ips de CORE Generator se pueden utilizar en la metodologa elegida por el diseador tales como: Para diseadores lgicos utilizando el Project Navigator. Para diseadores de algoritmos DSP utilizando System Xilinx Generator Para diseadores integrados utilizando Xilinx Platform Studio (XPS) o PlanAhead

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2.1 Arquitecturas que soporta Esta versin de CORE Generator es compatible con las siguientes familias de arquitecturas de FPGA Spartan-3 Spartan-3A Spartan-3AN Spartan-3A DSP Spartan-3E Spartan-6 Virtex-4 Virtex-5 Virtex-6

3 INTERFAZ DE CORE GENERATOR 3.1 Ventana Principal de COORE Generator La ventana principal de COORE Generator es el medio por el cual el resto de las dems ventanas aparecen, esta se compone de las siguientes partes Barra de Titulo Barra de Men Barra de herramientas Ventana de catalogo IP Ventana de consola Barra de estado

En la figura 3.1 se muestra la pantalla principal de COORE Generator.

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Fig. 3-1 Ventana Principal COORE Generator.

Barra de Titulo Se muestra el nombre del programa y la ruta del archivo de proyecto (CGP) Barra de Menu En esta barra se despliegan el resto de los menus que controlan las operaciones del COORE Generator. Esta barra contiene los siguientes menus : File, Project, View, y Help.

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Barra de Herramientas La barra de herramientas contiene los botones con acceso a los comandos ms utilizados. Ventana de catalogo IP Se muestra una lista con los catlogos de IP disponibles, este contiene los siguientes paneles: Mostrar por nombre Mostrar por funcin Proyecto IP Ventana de proyecto IP Esta ventana muestra la lista de los ncleos que han sido configurados y generados en un proyecto en COORE Generator, y datos como donde fue instanciado, la versin IP del ncleo, etc. Ventana de consola Esta cuenta esencialmente con tres paneles: Informacin Advertencias Errores Barra de estado Aqu se muestra el estado en el que se encuentra el proyecto as como los archivos generados

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3.2 Barra de Herramientas COORE Generator Esta se encuentra ubicada exactamente bajo la barra de men y nos brinda acceso rpido a las operaciones de uso mas frecuente dentro del programa. New Project crea un nuevo proyecto CORE Generator. Open Project Abre un proyecto ya existente. Save Project Guarda el proyecto actual. Preferences Habilita tus principales preferencias del proyecto. Te brinda ayuda sobre el metodo o herramienta donde posicionas el cursor. Project Options Habilita la configuracion de opciones del proyecto. Import Existing Customized IP Te permite importer un IP previamente configurado Customize and Generate Te permite generar y personalizar un proyecto. Generate (current project options) Te permite generar o recondicionar las opciones de tu proyecto Upgrade IP Te permite actualizar un ncleo. Upgrade and Regenerate IP Te permite actualizar un ncleo mediante reconfiguracin. View Data Sheet Te muestra la hoja de datos View License Status Te muestra el estado de la licencia del ncleo. View Product Webpage Pagina web de Xilinx.

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View Version Information Permite visualizar informacin sobre las versiones del ncleo. View Answer Records Permite ver las dudas sobre lo que se usa en la web. View Read Me Te muestra los archivos leeme de Xilinx XilinxNotify Abre la utilidad de notificaciones y permite realizar actualizaciones.

3.3 Shortcuts o atajos A continuacin se muestra una tabla con la lista de atajos mediante el uso del teclado, esto nos permite trabajar de manera mas gil dentro de la herramienta de COORE Generator. Shortcut (Atajo) Ctrl+N Ctrl+O Ctrl+W Ctrl+S Ctrl+Q Ctrl+U Shift+F1 Nuevo Proyecto Abrir Proyecto Cerrar Proyecto Guardar Proyecto Salir Notificaciones Xilinx Que es esto? Funcin

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4 FLUJOS DE DISEO 4.1 Flujo de diseo esquemtico (Standalone) COORE Generator produce una implementacin de conexiones (NGC) para diseos esquemticos. Tambin produce de manera adicional, archivos NGC de bajo nivel para algunos ncleos IP. Los archivos NGC contienen informacin sobre la implementacin del mdulo.

4.2 Diseo VHDL Este tipo de diseo describe el procedimiento para simulacin de comportamiento, sntesis, e implementacin de diseos VHDL que contienen mdulos de COORE Generator, utilizando las siguientes herramientas del fabricante: Funcin Sntesis Xilinx XST FPGA Compiler II Mentor Graphics Precision Synthesis Synopsys Synplify MTI ModelSim/VLOG Herramientas

Simulacin Flujo de diseo VHDL

1.- Si va a realizar la simulacin funcional en su diseo con un simulador de 3 parte (3rdparty), compilar la biblioteca XilinxCoreLib. 2.-Iniciar COORE Generator Para comenzar CORE Generator desde el ambiente de Windows, selecciona Inicio ProgramasXilinx ISEAccesoriosCORE Generator System. Tambin puedes iniciar desde el interior de Xilinx ISE (vase Abrir CORE Generator desde Xilinx ISE) Otra manera de la que se puede acceder a CORE Generator desde Windows es mediante un smbolo del sistema: InicioEjecutar en Windows. En smbolo del sistema tecleamos, coregen. En el interprete de UNIX, Escribimos, coregen. Esto abrir CORE Generator.

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Abrir CORE Generator desde Xilinx ISE CORE Generator se puede abrir desde el navegador de proyectos de las siguientes maneras: Si ya se tiene agregado un ncleo a un proyecto ISE, a continuacin puede abrir CORE Generator GUI desde el navegador de proyectos en ISE. El navegador de proyectos se puede ejecutar en una PC o en una Estacin de trabajo de UNIX. Para abrir CORE Generator GUI desde el navegado de Xilinx ISE a. En el navegador de Proyectos, seleccione el nombre de un nucleo IP en la ventana Sources in Project. b. De un click en el icono + al lado del proceso coregen en la ventana Processes for Current Source Los procesos Manage cores se muestran en la ventana de procesos. c. De doble click sobre Manage cores A continuacin se muestra la ventana de CORE Generator. Muchas operaciones del Core Generator pueden implementarse desde el navegador de proyectos sin la necesidad de abrir la ventana del CORE Generator. Estas operaciones se mencionaran ms adelante en este documento en el apartado de implementando operaciones de CORE Generator en Xilinx ISE 3.-Crear un nuevo proyecto en COORE Generator En la seccin flow(flujo), seleccionar Desing Entry yVHDL. En la seccin Flow Settings, seleccionar el fabricante apropiado. El ajuste del vendedor especifica el proveedor de la herramienta de sntesis que utiliza para su diseo y se llena en el formato adecuado en el cuadro de dilogo.Un formato adecuado permite integrar e implementar la lista de conexiones dentro del nivel superior del archivo VHDL.

4.- En la ventana de COORE Generator, crea ncleos personalizados que quieras utilizar en tu diseo. Crear un ncleo IP personalizado Utilice el siguiente procedimiento para crear un ncleo IP personalizado y as agregarlo a tu proyecto en C-G 1. En la ventana de catlogos IP, encuentra el IP que se desea personalizar 2. En la ventana de consola IP, seleccione el ncleo dando doble click sobre su nombre. 3. En la interfaz de personalizacin para la IP seleccionada, configura las opciones deseadas para el ncleo. 4. Cuando hallas terminado, selecciona Generate (generar) o pulsa el botn de la barra de herramientas.

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5.- Instancia los ncleos que hallas creado.

Al seleccionar VHDL como el lenguaje preferido,se generaran los siguientes archivos para la instanciacin de cada ncleo que se ah creado en el sistema C-G Una plantilla de implementacin VHDL, component_name.vho, que contiene los siguientes artculos. -Declaracin de componente. -Instanciacin de componente. Una netlist de implementacin,component_name.edn ocomponent_name.ngc. Para algunos ncleos, una o ms netlists NGC de bajo nivel. Un archivo envoltura, component_name.vhd, para simulacin funcional del ncleo. Para instanciar un ncleo en un diseo VHDL 1. 2. 3. Copia la declaracin del componente y la instanciacin de la plantilla de instanciacin del ncleo (archivo VHO) dentro de las reas apropiadas del diseo padre. En el diseo padre, cambia your_instance_name(nombre genrico de la plantilla de instanciacin) por el nombre actual de la instancia. En el diseo padre, modifica los puertos de conexin copiados de la plantilla de instanciacin para reflejar las conexiones actuales en el diseo.

El archivo VHO o plantilla de instanciacin contiene instrucciones que describen la forma de instanciacin del ncleo en el diseo padre. El bloque de declaracin e instanciacin del componente establece una conexin entre el cdigo VHDL y el netlist NGC para el modulo COORE Generator . Esta conexin es necesaria para asegurar que el ncleo se ah integrado correctamente cuando el diseo VHDL padre ah sido sintetizado.

6.-Crea un banco de prueba. Para simular un diseo que contiene un ncleo, crea un archivo de banco de pruebas. El banco de prueba debe instanciar el modulo de nivel superior y debe contener los estmulos para impulsar los puertos de entrada del diseo. El siguiente ejemplo muestra una parte de un archivo de banco de pruebas usado para simular un diseo llamado myadder8_top. El archivo del banco de prueba se llama myadder_tb.vhd. En este ejemplo, se omite la parte que contiene la seccin de estmulos

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Archivo de banco de pruebas VHDL: myadder_tb.vhd.

library IEEE; use IEEE.std_logic_1164.ALL; ENTITY myadder_tb is END myadder_tb; ARCHITECTURE simulate OF myadder_tb IS ------------------------------------------------------ The parent design, myadder8_top, is instantiated --- in this testbench. Note the component --- declaration and the instantiation. ---------------------------------------------------COMPONENT myadder8_top PORT ( AP : IN std_logic_vector(7 downto 0); BP : IN std_logic_vector(7 downto 0); CLKP: IN std_logic ; C_INP: IN std_logic; QP: OUT std_logic_VECTOR (8 downto 0)); END COMPONENT; SIGNAL a_data_input : std_logic_vector(7 DOWNTO 0); SIGNAL b_data_input : std_logic_vector(7 DOWNTO 0); SIGNAL clock : std_logic; SIGNAL carry_in : std_logic; SIGNAL sum : std_logic_vector (8 DOWNTO 0); BEGIN uut: myadder8_top PORT MAP ( AP => a_data_input, BP => b_data_input, CLKP => clock, C_INP=> carry_in, QP => Q); stimulus: PROCESS BEGIN -------------------------------------------------------Provide stimulus in this section. (not shown here) ----------------------------------------------------wait; end process; -- stimulus END simulate;

7.-Realiza simulacin de comportamiento. Para realizar una simulacin de comportamiento sobre un diseo VHDL: 1.

Iniciar ModelSim en el directorio del proyecto.

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2.

Para analizar el archivo wrapper (envoltura), el diseo padre, y el archivo de banco de pruebas, escriba lo siguiente:
vlib work vcom design_name.vhd vcom design_name_top.vhd vcom design_name_tb.vhd

3.

Invocar el simulador tecleando el siguiente commando.

vsim design_name_tb

8.-Sintetizar el diseo

Herramienta de sintesis Mentor Graphics Precision Synthesis Synopsys FPGA Compiler II Synopsys Synplify

Instrucciones especiales No lee por separado un archive VHD o uno NGC del modulo del COORE Generator.Esta herramienta convierte automticamente el modulo como una black box(caja negra).

No hay instrucciones principales No lee por separado archives VHD o NGC del modulo del COORE Generator. Se recomienda que abordes atributos a una syn black box en la declaracin del componente del modulo del COORE Generator como se indica en la plantillaVHO generada por el ncleo.

ISE (Xilinx XST)

No contiene instrucciones principales.

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Un ejemplo de la declaracin de una componente black box en VHDL se muestra a continuacin. component myadder8 port ( A: IN std_logic_VECTOR(7 downto 0); B: IN std_logic_VECTOR(7 downto 0); C_IN: IN std_logic; Q: OUT std_logic_VECTOR(7 downto 0); CLK: IN std_logic); end component; -- Synplify black box declaration attribute syn_black_box : boolean; attribute syn_black_box of myadder8: component is true;

9.- Implementar el diseo. Para implementar un diseo que contiene ncleos, la implementacin de netlists debe fusionarse con el diseo principal. Esto se hace automticamente cuando el programa NGDBuild se ejecuta en el nivel superior del netlist. El programa NGDBuild se describe ms adelante. Cuando combinas las netlists del ncleo dentro del diseo principal utilizando NGDBuild: Verifica que todas las netlists EDN de COORE Generator y las netlists NGC de los mdulos generados se encuentren el directorio del proyecto o, Colocar todos los archivos EDIF y NGC asociados con el diseo en un directorio separado, y posteriormente ejecutar NGDBuild con la opcin sd para especificar la direccin del directorio que contendr las netlists de implementacin a COORE Generator.

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4.3 Configurando las preferencias Tus preferencias se establecen mediante el cuadro de dilogo Opciones de preferencias (ver Figura 2-1), que se abre de la siguiente manera: seleccione Archivo Preferencias. Las preferencias se mantienen en una base por usuario.

Fig. 4-1. Cuadro de dialogo Opciones de preferencias.

En Windows las preferencias se guardan en el registro de Windows. En una estacin de trabajo UNIX las preferencias se guardan en tu directorio home en el archivo .coregen.prf

4.4 Opciones en lnea de comandos CORE Generator se invoca por lotes de la siguiente manera: coregen b <command_file_name> p <project_path>
Table 4-1 Opciones de linea de comandos

Opcion -b <command_file_name> -i <coregen_ini_file_name>

Definicin Determina el estilo de integracion en el cual CORE Generator debe funcionar. Cuando esta opcion se utiliza,CORE Generator busca el archivo especificado INI en el directorio de trabajo actual si no hay alguno especificado. Si se requiere un perfil INI diferente al

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-p <project_path>

preestablecido entonces este se puede buscar especificando su nombre. Especifica el directorio del proyecto en el CORE Generator El argumento project_path indica la ruta deseada Esta es una opcion para las Herramientas de terceros que llama al CORE Generator en el modo polling. No se utiliza en el modo por lotes. Determina el estilo de integracion donde el CORE Generator debe ejecutarse. Muestra el modo de lotes de CORE Generator, la linea de comandos de ayuda e informacin de la versin. Invoca a CORE Generator en modo de Depuracin

-q <polling_dir_path>

-intstyle <ise | xflow | silent> -h

-d

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4.5 Navegador del catalogo de ncleos Aqu se muestran los ncleos que pueden ser personalizados y agregados al proyecto.

Fig. 4.2 Navegador del catalogo de ncleos

Ventana de mdulos generados Aqu se muestran el nombre de los componentes, nombre del ncleo, la versin, familia y la fecha de cada ncleo generado.

Fig. 4.3 Ventana de mdulos generados Ventana de Consola Aqu se muestran los comandos y respuestas. Todos los mensajes de error, advertencias y respuestas a comandos se escriben en esta ventana.

Fig. 4.4 Ventana de consola

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5 Recursos Adicionales Como acceder a las hojas datos de los ncleos Para ver la hoja de datos de un nucleo: 1 .Seleccione el ncleo deseado dando doble click sobre el nombre en el navegador de contenidos. 2. seleccione CoreData sheet, o de click en el icono de hoja de datos en la barra de herramientas estndar

Posteriormente se abre la hoja de datos en formato pdf.

Fig. 5.1 Hoja de datos de CORE Generator

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6 Utilizando CORE Generator

En este apartado se explican las funciones principales para un diseador al utilizar CORE Generator. 6.1 Explorador del catalogo de ncleos El explorador de catalogo de ncleos se encuentra localizado en la parte superior del panel principal de CORE Generator GUI. Los ncleos que caen en particulares categoras funcionales se agrupan dentro de carpetas en el explorador de catlogos de ncleos para ayudar a que se encuentre el ncleo apropiado a tus necesidades. El explorador ubicado a mano izquierda permite navegar a travs de las carpetas.

Fig.62.1 Explorador de catalogo de ncleos

Los nucleos de l carpeta seleccionada se muestran a mano derecha del explorador. Dentro del folder los ncleos se listan de forma alfabtica por nombre y tipo, versin, familia e informacin de su fabricante, esta informacin es la que se muestra desplegada en columnas. La informacin acerca del estado del ncleo se muestra en la columna ms lejana a la derecha y puede incluir alguno de los siguientes iconos.

Este indica que el ncleo prximamente estar obsoleto

Este icono indica que el ncleo requiere de una licencia adicional antes de usarse

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6.2 Ventana de mdulos generados Los ncleos que se han generado en un proyecto se muestran directamente en el explorador Catlogo de Ncleos de la ventana de mdulos generados. Al hacer doble clic en un ncleo de este panel, podras llevar a cabo cualquiera de las siguientes funciones: Recustumize.- Te permite llamar a un ncleo generado anteriormente con los parmetros originales utilizados para generarlo, para despus modificar estos parmetros y generar una nueva versin del ncleo. Puedes reconfigurarlo bajo la configuracin original, o bajo la configuracin del proyecto actual Regenerate.- Te permite regenerar un ncleo para crear un set diferente de productos a la salida.

6.3 Como instalar nuevos ncleos. Cuando descargas nuevos ncleos y nuevas versiones de ncleos ya existentes del centro IP, estos son instalados en el CORE Generator pero permanecen ocultos para los proyectos existentes. Esta capacidad existe para aislar a los proyectos existentes de las actualizaciones para los ncleos utilizados en el proyecto. Cualquier cambio asociado con el funcionamiento no causa impacto en los proyectos existentes desde que los nuevos ncleos no son actualizados automticamente para proyectos existentes. La capacidad de soportar mltiples versiones existe para permitir a un nuevo ncleo o a una nueva versin de un ncleo existente que este disponible para el proyecto existente. La direccin en la red donde se pueden encontrar nuevos ncleos o sus actualizaciones, asi como la forma de instalarlos se encuentra disponible en: http://www.xilinx.com/ipcenter/coregen/updates.htm. Una vez que nuevos ncleos han sido agregados al programa, aparecer un cuadro de dialogo preguntando si se desea actualizar tu lista de ncleos en el proyecto. Puedes escoger entre las siguientes opciones All ---- Para actualizarlos todos New--- La ltima versin de todos los ncleos se har visible en el catalogo de ncleos Custom--- Te permite personalizar los nucleos que quieres que estn visibles None --- No se mostraran ninguno de los nuevos ncleos en el catalogo.

6.4 Ncleos que requieren licencia Existen dos tipos de licencias que pueden ser requeridas para estos tipos de ncleos: Licencias completas para sistemas de evaluacin de Hardware Licencias completas en lnea Las Licencias completas de sistemas de evaluacin de Hardware para algunos de los sistemas de ncleos ms complejos. Esta licencia le permite realizar una evaluacin completa del sistema de Hardware de un ncleo. Un ncleo que soporta todo el sistema de evaluacin de hardware le permite: Integrar el ncleo al resto de su diseo.

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Proceso de diseo a travs del mapa, el lugar y ruta Generar flujo de bits Programar el diseo en una tarjeta de desarrollo Xilinx FPGA. Realizar la simulacin de la sincronizacin y el anlisis esttico de la sincronizacin Revisar todos los documentos que se encuentran en la oferta completa de productos

Si genera un flujo de datos y posteriormente lo programa en un FPGA utilizando un ncleo con licencia completa, el ncleo dejada de trabajar en el dispositivo programado despus de 2-8 horas, dependiendo del ncleo. Para hacer que funcione de nuevo, debes de reprogramar el FPGA. 6.5 Crear un nuevo proyecto Esta seccin describe como crear un nuevo proyecto. Cuando un nuevo proyecto se crea los ncleos se que se muestran en la pantalla del CORE Generator son los de versiones mas recientes. Para crear un nuevo proyecto en CORE Generator: 1. Selecciones FileNew Project o dando click sobre el icono de nuevo proyecto

Enseguida aparecer el siguiente cuadro de dialogo

Fig. 6.2 Cuadro de dialogo de nuevo proyecto

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2.

En el cuadro de dialogo del nuevo proyecto, escriba la ruta del nuevo proyecto o elija una desde el explorador. Seleccione las opciones deseadas para su proyecto como se indica en modificando las opciones de su proyecto Nota: No se puede crear un nuevo proyecto de CORE Generator dirigido a un flujo ISE. Si selecciona ISE en el cuadro de dialogo del nuevo proyecto, recibir un mensaje de error que le dirige a crear un nuevo proyecto en ISE en lugar de en CORE Generator. Seleccin mediante un click OK Configure el resto de las opciones de su proyecto directamente en modificando las opciones de su proyecto

3.

4. 5.

6.6 Abrir un proyecto ya existente Para abrir un proyecto ya existente desde CORE Generator 1. Seleccionar FileNew Project o dar click en el botn abrir de la barra de herramientas Se mostrara la pantalla siguiente

Fig.6.3 Ventana de proyectos abiertos

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2.

3.

En la ventana mostrada, seleccione el proyecto deseado de la lista de proyectos recientes o abra el explorador para navegar en el directorio de proyectos. Tambin se muestra un pequeo cuadro con la leyenda always open last project, si se mantiene seleccionado esta opcin el programa abrir siempre el ltimo proyecto modificado. Dar click en OK

6.7 Modificar las opciones del proyecto. Para cambiar las opciones del proyecto: 1. Para un proyecto existente, seleccionar ProjectProject Options. Para un nuevo proyecto, se despliega una ventana similar, con el titulo de Nuevo proyecto y tiene un campo adicional para especificar la ruta del nuevo proyecto. Bajo el panel de opciones de salida, selecciona entre el Flow Vendor o el Output Products. La vista de Flow Vendor te permite especificar el flujo de entradas del diseo(Esquemtico,VHDL, o Verilog) Modificar las opciones del proyecto, en el cuadro de dilogo de opciones del proyecto Cuando termine de modificar el proyecto, presione OK.

2.

3. 4.