ADDRESSABLE UNIVERSAL SYNCHRONOUS ASYNCHRONOUS RECEIVER TRANSMITTER (AUSART)

Programacin de Microcontroladores usando XC8.

Bus I2C

2013 Mk-Pro Mekatronika

AUSART OVERVIEW
Funciones principales:
Full-duplex recepcin y transmisin asincrona Half-duplex mastro y esclavo sincrona

Usada para comunicaciones RS-232 con la PC

Necesita driver para obtener los niveles para RS-232

Caracteristicas de la mejorada (EUSART) permiten hacer interface con el bus de una red de interconexin local (LIN)

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REGISTROS AUSART
Registro generador de Baud rate
SPBRG (8 bit para AUSART) SPBRG y SPBRGH (16 bit para EUSART)

Estatus y control de transmisin Estatus y control de recepcin

RCSTA

Registro de transmicin de datos

TXREG

Registro de recepcin de datos

RCREG
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REGISTRO TXSTA
(ESTATUS Y CONTROL DE TRANSMISIN)
CSRC
Bit
CSRC

TX9

TXEN

SYNC

SENB
Funcin

BRGH

TRMT

TX9D

Seleccin de fuente de reloj 1 = Modo Maestro (clock generado internamente por BGR) 0 = Modo Esclavo (clock de fuente externa) Habilita Nueve bists de trasmisin Bit de habilitacion de transmisiont, 1 = Tx habilitado, 0 = Tx deshabilitado Modo AUSART , 1 = Modo sincrono, 0 = Modo asincrono para EUSART solamente 1 = Envia bit para romper sincronia 0 = Sincronizacin de transmision rota esta completa. Seleccin de Baud Rate , 1 = High Speed, 0 = Low Speed Estatus del registro Transmit Shift Register (TSR) 1 = TSR vaco, 0 = TSR esta lleno Noveno bit del dato de transmisin
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TX9 TXEN SYNC SENB

BRGH TRMT TX9D

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REGISTRO RCSTA
ESTATUS Y CONTROL DE RECEPCIN
SPEN
Bit
SPEN Puerto serie Habilitado
1 = Puerto serie habilitado (configura pines RX/TX y TX/CK como pines de puerto sere) 0 = Puerto serie deshabilitado

RX9

SREN

CREN

ADDEN
Funcin

FERR

OERR

RX9D

RX9 SREN CREN ADDEN

1 =Habilita 9-bits de recepcin de dato, 0 = dato de 8-bit Modo Sincrono (Master), 1 = Habilita Rx, 0 = deshabilita Rx Habilita recepcion continua, 1 =habilitadoe, 0 = deshabilitado Bit de habilitacin de deteccin de Direccin
1 = habilitado (Habilita interrupcion y carga de Buffer Rx cuando RSR<9> es seteado) 0 = disable and use 9th bit for parity

FERR OERR RX9D

1 = Error en trama ha ocurrido (bit de parada no detectado) 1 = ha ocurrido error de sobre trabajo (FIFO ha estado lleno cuando le llego la carga de otro dato) Bit Nueve del dato de recepcin
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DIAGRAMA DE BLOQUE DE TRANSMISIN

Escribe dato TX a TXREG
TXREG
Bus de datos TXIE

Habilita interrupcin si se necesita Interrupcin

Habilita trasmisin de datos Auto transferencia

TXEN
MSB LSB

TXIF

TXIF controlado por hardwaRE

Seteado cuando TXREG esta vacio Limpiado cunado TXREG esta lleno

Pin de buffer y control

SPEN

Transmit Shift Register (TSR) Baud Rate Generator TX9D TX9

RC6/TX/CK
Controls Start, Stop & Parity bits

TRMT

Habilita puerto serie

Setea el baud rate

Carga bit 9 del dato

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Bit de estatus TSRes controlado por hardware Habilita bit 9 de dato si Seteado cuando TRMT esta vacio Limpiado cunado TRMT esta lleno se necesita
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DIAGRAMA DE BLOQUE DE RECEPCIN

SPEN

Habilita puerto serie

CREN

Habilita recepcin (continua)

Stop = 1
STOP

Start = 0
Receive Shift Register (RSR)
START

RC7/RX/DT

Pin de buffer y controll

Recuperador de datos RX9

Generador de Baut rate

Aut tranferencia
RCREG
RX9D RX9D

Habilita bit 9 en dato Si se necesita

RCIF
RCIE RCIE

Setea el Baud rate

Data Bus Lee dato Rx de RCREG

Habilita interrupcin po UART Rx

Interrucin
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RCIF es controlado por hardware

1 cuando RCREG tiene dato 0 cuando RCREG esta vacio